第一篇：基于verilog的數(shù)字時(shí)鐘設(shè)計(jì)

課程設(shè)計(jì)

基于Verilog HDL的數(shù)字秒表設(shè)計(jì)

系別：物理與電氣工程學(xué)院 專(zhuān)業(yè)：微電子學(xué) 班級(jí)：<2>班 成員：

目錄

一、前言…………………………………………………………………………………………………………………3

二、實(shí)驗(yàn)?zāi)康摹?3

三、功能設(shè)計(jì)…………………………………………………………………………………………………………3

四、用Verilog描述電路……………………………………………………………………………………….4

4.1時(shí)鐘調(diào)校及計(jì)時(shí)模塊……………………………………………………………………………………4.2整數(shù)分頻模塊………………………………………………………………………………………………..8

4.3時(shí)鐘信號(hào)選擇模塊………………………………………………………………………………………8

4.4七段顯示設(shè)置………………………………………………………………………………………………14.4.1 BCD碼顯示模塊……………………………………………………………………………………11

4.4.2 二位七段顯示模塊………………………………………………………………………………14.4.3一位七段顯示模塊………………………………………………………………………………12

4.5頂層模塊實(shí)現(xiàn)…………………………………………………………………………………………14

五、模擬與仿真…………………………………………………………………………………………………..15

六、邏輯綜合……………………………………………………………………………………………………….16

七、下載到硬件電路……………………………………………………………………………………………16

八、總結(jié)……………………………………………………………………………………………………………….18

九、心得體會(huì)……………………………………………………………………………………………………….18

十、參考文獻(xiàn)……………………………………………………………………………………………………….19

一、前言

隨著微電子技術(shù)的的飛速發(fā)展，大規(guī)模可編程器件的密度和性能不斷提高，數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過(guò)程也發(fā)生了重大改變，傳統(tǒng)的設(shè)計(jì)方法已經(jīng)逐漸被電子設(shè)計(jì)自動(dòng)化EDA（Electronic Design Automation）工具所取代?？删幊唐骷梢酝ㄟ^(guò)硬件描述語(yǔ)言（如Verilog HDL）的形式根據(jù)實(shí)際設(shè)計(jì)的需要靈活地嵌入規(guī)?；臄?shù)字單元，大大地縮短了產(chǎn)品的設(shè)計(jì)周期。以可編程邏輯器件為核心的設(shè)計(jì)在數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域?qū)⒄紦?jù)越來(lái)越重要的作用，因此，作為硬件設(shè)計(jì)者掌握EDA設(shè)計(jì)方法和工具是必須的。

二、實(shí)驗(yàn)?zāi)康?/p>

(1)通過(guò)本次課程設(shè)計(jì)加深對(duì)Verilog語(yǔ)言課程的全面認(rèn)識(shí)、復(fù)習(xí)和掌握。(2)掌握定時(shí)器、外部中斷的設(shè)置和編程原理。

(3)通過(guò)此次課程設(shè)計(jì)能夠?qū)④浻布Y(jié)合起來(lái)，對(duì)程序進(jìn)行編輯、調(diào)試。使其能夠通過(guò)電腦下載到芯片，正常工作。

(4)實(shí)際操作Quartus II軟件，復(fù)習(xí)鞏固以前所學(xué)知識(shí)。

三、功能設(shè)計(jì)

數(shù)字鐘是一個(gè)常用的數(shù)字系統(tǒng)，其主要功能是計(jì)時(shí)和顯示時(shí)間。這里通過(guò)一個(gè)數(shù)字鐘表的模塊化設(shè)計(jì)方法，說(shuō)明自頂向下的模塊化設(shè)計(jì)方法和實(shí)現(xiàn)一個(gè)項(xiàng)目的設(shè)計(jì)步驟。這里實(shí)現(xiàn)的電子表具有顯示和調(diào)時(shí)的基本功能，可以顯示時(shí)、分 秒和毫秒，并通過(guò)按鍵進(jìn)行工作模式選擇，工作模式有4種，分別是正常計(jì)時(shí)模式、調(diào)時(shí)模式、調(diào)分模式、調(diào)秒模式。

構(gòu)成電子表的基本基本模塊有四個(gè)，分別是時(shí)鐘調(diào)校及計(jì)時(shí)模塊myclock、整數(shù)分頻模塊int_div、時(shí)鐘信號(hào)選擇模塊clkgen和七段顯示模塊disp_dec。

四、用Verilog實(shí)現(xiàn)電路

4.1時(shí)鐘調(diào)校及計(jì)時(shí)模塊

時(shí)鐘調(diào)校及計(jì)時(shí)模塊myclock實(shí)現(xiàn)的功能是根據(jù)當(dāng)前的工作狀態(tài)進(jìn)行時(shí)、分、秒的調(diào)整或正常的計(jì)時(shí)。代碼端口說(shuō)明如下：

輸入信號(hào)：

RSTn——復(fù)位信號(hào)

CLK——100Hz時(shí)鐘信號(hào)

FLAG[1:0]——工作模式控制信號(hào)，模式定義為：00表示正常顯示，01表示調(diào)時(shí)，10表示調(diào)分，11表示調(diào)秒；

UP——調(diào)校模式時(shí)以加1方式調(diào)節(jié)信號(hào)；

DN——調(diào)校模式時(shí)以減1方式調(diào)節(jié)信號(hào)。

輸出信號(hào)：

H[7:0]——“時(shí)”數(shù)據(jù)（十六進(jìn)制）；

M[7:0]——“分”數(shù)據(jù)（十六進(jìn)制）；

S[7:0]——“秒”數(shù)據(jù)（十六進(jìn)制）；

MS[7:0]———“百分秒”數(shù)據(jù)（十六進(jìn)制）。

該模塊的設(shè)計(jì)思路是，當(dāng)復(fù)位信號(hào)RSTn有效時(shí)，時(shí)、分、秒信號(hào)清零，否則工作模式控制信號(hào)FLAG的值決定當(dāng)前的工作狀態(tài)。當(dāng)FLAG=2’b00時(shí)，電子表工作在正常計(jì)時(shí)狀態(tài)，對(duì)輸入的100Hz的時(shí)鐘信號(hào)clk進(jìn)行計(jì)數(shù)，修改當(dāng)前的百分秒（MS）、秒（S）、分（M）和時(shí)（H）的計(jì)數(shù)值；當(dāng)FLAG信號(hào)=2’b01時(shí)，電子表工作在“時(shí)”校正狀態(tài)，若此時(shí)UP信號(hào)有效則H加1，若此時(shí)DN信號(hào)有效則H減1,；當(dāng)FLAG信號(hào)=1’b10時(shí)，電子表工作在“分” 校正狀態(tài)，若此時(shí)UP信號(hào)有效則M加1，若此時(shí)DN信號(hào)有效則M減1；當(dāng)FLAG=2’b11時(shí)，電子表工作在“秒”校正狀態(tài)，其UP和DN的控制過(guò)程與“時(shí)”、“分”類(lèi)似

代碼：

module myclock(RSTn,CLK,FLAG,UP,DN,H,M,S,MS);

input RSTn,CLK,UP,DN;

output [7:0] H,M,S;

output [7:0] MS;

input[1:0] FLAG;

reg [5:0] m_H,m_M,m_S;

reg [6:0] m_MS;

assign H=m_H;

assign M=m_M;

assign S=m_S;

assign MS=m_MS;

always @(posedge CLK)

if(~RSTn)

begin

m_H<=8'd23;

m_M<=8'd52;

m_S<=8'b0;

m_MS<=8'b0;

end

else if(FLAG==2'b01)

begin

if(UP)

begin

if(m_H==8'd23)

m_H<=8'd0;

else

m_H=m_H+1'b1;

end

else if(DN)

//復(fù)位狀態(tài)

//調(diào)時(shí)狀態(tài) 5

begin

if(m_H==8'h00)

m_H<=8'd23;

else

m_H<=m_H-1'b1;

end

end

else if(FLAG==2'b10)

begin

if(UP)

if(m_M==8'd59)

m_M<=8'd0;

else

m_M<=m_M+1'b1;

else if(DN)

if(m_M==8'h00)

m_M<=8'd59;

else

m_M<=m_M-1'b1;

end

else if(FLAG==2'b11)

begin

if(UP)

if(m_S==8'd59)

m_S<=8'b0;

else

m_S<=m_S+1'b1;

else if(DN)

if(m_S==8'h00)

//調(diào)分狀態(tài)

//調(diào)秒狀態(tài)6

m_S<=8'd59;

else

m_S<=m_S<=m_S-1'b1;

end

else

begin

//正常計(jì)時(shí)狀態(tài)

if(m_MS==8'd99)

begin

m_MS<=8'd0;

if(m_S==8'd59)

begin

m_S<=8'd0;

if(m_M==8'd59)

begin

m_M<=8'd0;

if(m_H==8'd23)

m_H<=0;

else

m_H<=m_H+1'b1;

end

else

m_M<=m_M+8'd1;

end

else

m_S<=m_S+1'b1;

end

else

m_MS<=m_MS+1'b1;

end

endmodule

4.2整數(shù)分頻模塊

由于數(shù)字系統(tǒng)提供的基準(zhǔn)時(shí)鐘信號(hào)頻率往往較高，因此需要分頻模塊產(chǎn)生所需頻率的失蹤信號(hào)，例如上面時(shí)鐘校正及計(jì)時(shí)模塊所需的100Hz的時(shí)鐘信號(hào)。整數(shù)分頻模塊int_div可以實(shí)現(xiàn)對(duì)輸入時(shí)鐘clock進(jìn)行F_DIV分頻后輸出clk_out。F_DIV分頻系數(shù)范圍為1~2^n（n=F_DIV_WIDTH）,若要改變分頻系數(shù)，改變參數(shù)F_DIV或F_DIV_WIDTH到相應(yīng)范圍即可。若分頻系數(shù)為偶數(shù)，則輸出時(shí)鐘占空比為50%；若分頻系數(shù)為奇數(shù)，則輸出的時(shí)鐘占空比取決于輸入的時(shí)鐘占空比和分頻系數(shù)（當(dāng)輸入為50%時(shí)，輸出也是50%）。

代碼：

module int_div(clock,clk_out);

parameter F_DIV=48000000;

//分頻系數(shù)

parameter F_DIV_WIDTH=32;

//分頻計(jì)數(shù)器寬度

input clock;

//輸入時(shí)鐘

output clk_out;

//輸出時(shí)鐘

reg clk_p_r;

reg clk_n_r;

reg[F_DIV_WIDTH-1:0] count_p;

reg[F_DIV_WIDTH-1:0] count_n;

wire full_div_p;

//上升沿計(jì)數(shù)滿(mǎn)標(biāo)志

wire half_div_p;

//上升沿計(jì)數(shù)半滿(mǎn)標(biāo)志

wire full_div_n;

//下降沿計(jì)數(shù)滿(mǎn)標(biāo)志

wire half_div_n;

//下降沿計(jì)數(shù)半滿(mǎn)標(biāo)志

//判斷計(jì)數(shù)標(biāo)志位置位與否

assign full_div_p=(count_p

assign half_div_p=(count_p<(F_DIV>>1)-1);

assign full_div_n=(count_n

assign half_div_n=(count_n<(F_DIV>>1)-1);

//時(shí)鐘輸出

assign clk_out=(F_DIV==1)?clock:(F_DIV[0]?(clk_p_r&clk_n_r):clk_p_r);

always @(posedge clock)

//上升沿脈沖計(jì)數(shù)

begin

if(full_div_p)

begin

count_p<=count_p+1'b1;

if(half_div_p)

clk_p_r<=1'b0;

else

clk_p_r<=1'b1;

end

else

begin

count_p<=0;

clk_p_r<=1'b0;

end

end

always @(negedge clock)

//下降沿脈沖計(jì)數(shù)

begin

if(full_div_n)

begin

count_n<=count_n+1'b1;

if(half_div_n)

clk_n_r<=1'b0;

else

clk_n_r=1'b1;

end

else

begin

count_n<=0;

clk_n_r<=1'b0;

end

end endmodule

4.3時(shí)鐘信號(hào)選擇模塊

時(shí)鐘信號(hào)選擇模塊clkgen實(shí)際上時(shí)一個(gè)二選一電路，用于提供時(shí)鐘調(diào)校及計(jì)時(shí)時(shí)模塊所需的時(shí)鐘脈沖。當(dāng)電子表工作在正常計(jì)時(shí)狀態(tài)時(shí)選擇100Hz時(shí)鐘信號(hào)；當(dāng)電子表工作在調(diào)時(shí)、調(diào)分、調(diào)秒是那種設(shè)置模式時(shí)，如果采用100Hz時(shí)鐘信號(hào)，那么手動(dòng)一次按鍵可能引起設(shè)置數(shù)據(jù)的一串跳變，因此為了方便按鍵時(shí)動(dòng)作對(duì)時(shí)間的設(shè)置，這里采用2Hz的時(shí)鐘信號(hào)。其端口說(shuō)明如下：

flag——時(shí)鐘選擇輸入信號(hào)；

clk_100Hz———輸入100Hz的時(shí)鐘信號(hào)；

clk_2Hz——輸入2Hz的時(shí)鐘信號(hào)；

Clkout——輸出時(shí)鐘信號(hào)。

代碼：

module clkgen(flag,clk_100hz,clk_2hz,clkout);

input[1:0] flag;

//若flag=0則clkout=100Hz，否則clkout=2Hz

input clk_100hz,clk_2hz;

output clkout;

assign clkout=(flag==2'b00)?clk_100hz:clk_2hz;endmodule

4.4七段顯示設(shè)置

為了對(duì)時(shí)鐘時(shí)、分、秒和毫秒數(shù)據(jù)輸出顯示，需要將時(shí)、分、秒和毫秒的二進(jìn)制轉(zhuǎn)換為十進(jìn)制數(shù)。由于時(shí)、分、秒最大到60，毫秒最大到99，所以十進(jìn)制數(shù)選擇2位就能滿(mǎn)足要求。為了在七段數(shù)碼管輸出時(shí)間數(shù)據(jù)，還需要將顯示的十進(jìn)制數(shù)轉(zhuǎn)化為七段段碼。以上功能分別由BCD碼顯示模塊和七段譯碼管模塊來(lái)實(shí)現(xiàn)。

4.4.1 BCD碼顯示模塊

BCD碼顯示模塊的功能是將8位二進(jìn)制數(shù)轉(zhuǎn)化為2位十進(jìn)制數(shù)后，進(jìn)行七段段譯碼顯示。為了實(shí)現(xiàn)顯示功能，在其內(nèi)部調(diào)用了dual_hex 2位七段顯示模塊。其端口說(shuō)明如下：

輸入信號(hào)：

hex——2位8421BCD碼輸入。輸出信號(hào)：

dispout——2位8421碼對(duì)應(yīng)的七段數(shù)碼管段碼。

代碼：

module disp_dec(hex,dispout);

input[7:0] hex;

//八位二進(jìn)制輸入數(shù)據(jù)

output[15:0] dispout;

//2位十進(jìn)制的七段段碼顯示數(shù)據(jù)

reg[7:0] dec;

always @(hex)

begin

//8位二進(jìn)制數(shù)轉(zhuǎn)化為2位BCD碼

dec[7:4]=hex/4'd10;

dec[3:0]=hex%4'd10;

end

dual_hex u1(1'b0,dec,dispout);

//調(diào)用2位共陽(yáng)極七段顯示模塊 endmodule

4.4.2 二位七段顯示模塊

二位七段顯示模塊的功能是將2進(jìn)制或十六進(jìn)制數(shù)轉(zhuǎn)化為對(duì)應(yīng)的七段段碼，內(nèi)部調(diào)用了一位七段譯碼模塊seg_decoder。

代碼：

module dual_hex(iflag,datain,dispout);

input iflag;

//共陰或共陽(yáng)輸出選擇

input[7:0] datain;

//2位的十進(jìn)制或十六進(jìn)制數(shù)據(jù)

output[15:0] dispout;

//2個(gè)七段段碼數(shù)據(jù)

seg_decoder u1(iflag,datain[7:4],dispout[15:8]);

seg_decoder u2(iflag,datain[3:0],dispout[7:0]);endmodule

4.4.3 一位七段譯碼模塊

一位七段譯碼模塊的功能是將4位二進(jìn)制數(shù)轉(zhuǎn)化為對(duì)應(yīng)的共陰或共陽(yáng)七段段碼。

代碼：

module seg_decoder(iflag,iA,oY);

input iflag;

//共陰或共陽(yáng)輸出選擇

input[3:0] iA;

//4位二進(jìn)制數(shù)據(jù)

output reg[7:0] oY;

//七段段碼顯示數(shù)據(jù)

always @(iflag,iA)

begin

case(iA)

//共陰級(jí)七段輸出

4'b0000:oY=8'h3f;

4'b0001:oY=8'h06;

4'b0010:oY=8'h5b;

4'b0011:oY=8'h4f;

4'b0100:oY=8'h66;

4'b0101:oY=8'h6d;

4'b0110:oY=8'h7d;

4'b0111:oY=8'h27;

4'b1000:oY=8'h7f;

4'b1001:oY=8'h6f;

4'b1010:oY=8'h77;

4'b1011:oY=8'h7c;

4'b1100:oY=8'h58;

4'b1101:oY=8'h5e;

4'b1110:oY=8'h79;

4'b1111:oY=8'h71;

endcase

if(!iflag)

oY=~oY;

end endmodule

//共陽(yáng)極七段輸出 13

4.5、頂層模塊的實(shí)現(xiàn)

頂層模塊是將各功能模塊連接起來(lái)，實(shí)現(xiàn)電子表的完整功能。其端口信號(hào)說(shuō)明如下：

輸入信號(hào)：

iCLK——50——50MHz時(shí)鐘信號(hào)；

RSTn——復(fù)位信號(hào)；

FLAG——工作模式控制信號(hào)，模式定義為：00表示正常顯示，01表示調(diào)時(shí)，10表示調(diào)分，11表示調(diào)秒；

UP——調(diào)校模式時(shí)以加1方式調(diào)節(jié)信號(hào)；

DN——調(diào)校模式時(shí)以減1方式調(diào)節(jié)信號(hào)。

輸出信號(hào)：

H_dis——“小時(shí)”數(shù)據(jù)的七段數(shù)碼管數(shù)據(jù)；

M_dis——“分鐘”數(shù)據(jù)的七段數(shù)碼管數(shù)據(jù)；

S_dis——“秒”數(shù)據(jù)的七段譯碼管數(shù)據(jù)；

MS_dis——“百分秒”數(shù)據(jù)的七段譯碼管數(shù)據(jù)； Mode——工作模式輸出； H——“時(shí)”數(shù)據(jù)（十六進(jìn)制）；

M——“分”數(shù)據(jù)（十六進(jìn)制）；

S——“秒”數(shù)據(jù)（十六進(jìn)制）；

MS———“百分秒”數(shù)據(jù)（十六進(jìn)制）。

代碼：

module clock(iCLK_50,RSTn,FLAG,UP,DN,H_dis,M_dis,S_dis,MS_dis,Mode,H,M,S);

input iCLK_50;

input RSTn,UP,DN;

input [1:0] FLAG;

output [1:0] Mode;

output [15:0] H_dis,M_dis,S_dis,MS_dis;

output [7:0] H,M,S;

wire [7:0] MS;

wire clk_100hz,clk_2hz;

wire clk;

assign Mode=FLAG;

int_div #(500000,32)nclk100(iCLK_50,clk_100hz);

int_div #(50000000,32)nclk2(iCLK_50,clk_2hz);

clkgen u0(FLAG,clk_100ha,clk_2hz,clk);

myclock u1(RSTn,clk,FLAG,UP,DN,H,M,S,MS);

disp_dec Hour(H,H_dis);

disp_dec Minute(M,M_dis);

disp_dec Second(S,S_dis);

disp_dec hour(MS,MS_dis);endmodule

五、模擬與仿真

在Quartus II中利用仿真波形進(jìn)行功能或時(shí)序仿真的基本步驟如下：（1）創(chuàng)建新的矢量波形文件（*.vwf）.（2）添加輸入、輸出節(jié)點(diǎn)。（3）編譯輸入節(jié)點(diǎn)的波形。

（4）完成矢量波形文件的創(chuàng)建之后，用戶(hù)即可以對(duì)設(shè)計(jì)進(jìn)行功能或時(shí)序仿真。（5）仿真啟動(dòng)后，狀態(tài)窗口會(huì)同時(shí)自動(dòng)打開(kāi)，在狀態(tài)窗口中顯示仿真進(jìn)度及所用時(shí)間。

（6）默認(rèn)情況下，仿真器報(bào)告窗口內(nèi)在仿真過(guò)程中會(huì)顯示仿真波形部分，其中還包括當(dāng)前仿真器的設(shè)置信息和仿真信息等。

計(jì)時(shí)狀態(tài)仿真波形

六、邏輯綜合

完成項(xiàng)目創(chuàng)建和設(shè)計(jì)輸入后，用Quartus II的編譯器（compiler）對(duì)設(shè)計(jì)進(jìn)行檢查和邏輯綜合，并生成用于配置可編程邏輯器件的下載文件。Quartus II編譯器中的Analysis & Synthesis模塊將分析設(shè)計(jì)文件并建立工程數(shù)據(jù)庫(kù)。該模塊使用Quartus II內(nèi)置綜合器，綜合Verilog HDL設(shè)計(jì)文件（.v）。（1）編譯器件選項(xiàng)設(shè)置。（2）引腳分配。（3）編譯設(shè)計(jì)。（4）查看適配結(jié)果。

七、下載到硬件電路

在設(shè)計(jì)（工程）編譯成功后，便可以對(duì)所選的（Altera）目標(biāo)器件進(jìn)行編程和配置。Quartus II編譯器的Assembler 模塊將會(huì)對(duì)工程的各個(gè)組件轉(zhuǎn)換成編程文件，包括編譯器對(duì)象文件（*.pof）和SRAM對(duì)象文件（.sof）。Quartus II編譯器（Progrsmmer）可以使用這些編程文件與Altera編程硬件配合，對(duì)Quartus II軟件所支持的Altera器件進(jìn)行編程和配置。

秒顯示

分顯示

八、總結(jié)

在QuartusII開(kāi)發(fā)環(huán)境下，采用自頂向下的設(shè)計(jì)方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，避免不必要的重復(fù)設(shè)計(jì)。再結(jié)合基于FPGA 的“在系統(tǒng)”可編程實(shí)驗(yàn)板，輕輕松松就能實(shí)現(xiàn)各種電子產(chǎn)品的設(shè)計(jì)，現(xiàn)場(chǎng)觀(guān)察實(shí)驗(yàn)測(cè)試結(jié)果。大大縮短了產(chǎn)品的設(shè)計(jì)周期和調(diào)試周期，提高了設(shè)計(jì)的可靠性和成功率，充分體現(xiàn)了可編程邏輯器件在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。

九、心得體會(huì)

兩周時(shí)間的課程設(shè)計(jì)，終于達(dá)到了數(shù)字秒表系統(tǒng)的要求，盡管還不是十分完美，但從心底里說(shuō)，還是很高興的。

通過(guò)以上步驟就可以完成對(duì)數(shù)字秒表的過(guò)程設(shè)計(jì)。這次設(shè)計(jì)，我克服了很多關(guān)于設(shè)計(jì)問(wèn)題方面的困難，使我對(duì)Quartus II軟件的使用有了更進(jìn)一步的了解，同時(shí)也積累了一些經(jīng)驗(yàn)。在這次的課程設(shè)計(jì)中，我體會(huì)最深的就是，理論與實(shí)際的差別，往往理論上十分成熟的技術(shù)，在真正實(shí)現(xiàn)的過(guò)程中還是會(huì)出現(xiàn)很多問(wèn)題，要考慮到諸多因素。通過(guò)此次設(shè)計(jì)，我真正的意識(shí)到，在以后的學(xué)習(xí)中，要理論聯(lián)系實(shí)際，把我們所學(xué)的理論知識(shí)用到實(shí)際當(dāng)中，只有通過(guò)實(shí)踐，才能不斷提高，不斷進(jìn)步。

參考文獻(xiàn)

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第二篇：數(shù)字電子時(shí)鐘設(shè)計(jì)

（電子技術(shù)課程）

設(shè)計(jì)說(shuō)明書(shū)

數(shù)字電子時(shí)鐘

起止日期：

2016 年

11月23日 至

2016年 11月 27 日

學(xué)生姓名

班級(jí) 學(xué)號(hào)

成績(jī)

指導(dǎo)教師(簽字)

交通工程學(xué)院（部）2016年

11月

29日

數(shù)字電子鐘

設(shè)計(jì)一個(gè)數(shù)字電子鐘，具體要求：

1、以24小時(shí)為一個(gè)計(jì)數(shù)周期；具有“時(shí)”、“分”、“秒”數(shù)字?jǐn)?shù)碼管顯示電路；

2、具有校時(shí)功能；

3、整點(diǎn)前10秒，數(shù)字鐘會(huì)自動(dòng)報(bào)時(shí)，以示提醒；

4、設(shè)計(jì)+5V直流電源。（設(shè)計(jì)220V輸入，+5V輸出）

5、啟動(dòng)電路。

6、用PROTEUS畫(huà)出電路原理圖仿真成功再用數(shù)字電子技術(shù)實(shí)驗(yàn)箱驗(yàn)證。；

設(shè)計(jì)步驟及內(nèi)容：

一、首先對(duì)本次設(shè)計(jì)所需要用到的器件的引腳及功能進(jìn)行詳細(xì)的了解 1、555定時(shí)器

“1”腳為公共接地端GND；“8”腳為正電源電壓VCC；“2”腳是觸發(fā)端；“4”腳為復(fù)位輸出端； “7”腳為放電端；“6”腳位閾值端；“5”腳為控制電壓輸入端；“3”腳是輸出端。2、74LS163

CEP、CET：計(jì)數(shù)使能輸入端，高電平有效；CLK：時(shí)鐘脈沖，上升沿觸發(fā)；

MR：清零端，低電平有效；LOAD：并行置數(shù)使能端，低電平有效；RCO：進(jìn)位信號(hào)輸出端； D[0:3]:并行二進(jìn)制數(shù)據(jù)輸入端；Q[3:0]：計(jì)數(shù)狀態(tài)輸出端。

二、實(shí)驗(yàn)步驟

1、連接555定時(shí)器，產(chǎn)生1Hz方波。

首先將555定時(shí)器按照如圖所示的接法連接起來(lái)，并根據(jù)555定時(shí)器電容充放電時(shí)間的計(jì)算確定各元件的取值。

電容充電時(shí)間T=0.7(R1+R2)C1 為使555定時(shí)器輸入1Hz的方波，經(jīng)計(jì)算各元件的取值為 R1=43K，R2=51K，C1=10u F，C2=0.01u F。3腳作為時(shí)鐘脈沖的輸出連接到各個(gè)計(jì)數(shù)器的CLK。

2、時(shí)鐘電路的連接

本次設(shè)計(jì)使用的是74LS163芯片，因?yàn)樗?6進(jìn)制計(jì)數(shù)器，所以需要在控制端加上適當(dāng)?shù)拈T(mén)電路使其構(gòu)成十進(jìn)制計(jì)數(shù)器，將計(jì)數(shù)器按照如圖所示的方式連接起來(lái)。

a、秒各位

將輸出端的Q3、Q1用與門(mén)（74LS08）連接起來(lái)并輸入到清零端MR，其目的是為了構(gòu)成十進(jìn)制，當(dāng)計(jì)數(shù)器計(jì)數(shù)到9時(shí)，與門(mén)U1打開(kāi)，經(jīng)過(guò)非門(mén)U1A輸出低電平使得MR在下一個(gè)脈沖上升沿時(shí)清零。

b、秒十位

與秒各位不同的是，秒十位的使能端是由各位Q3、Q1相與的電平控制的，秒十位的進(jìn)位的條件是當(dāng)各位為9時(shí)，在下一個(gè)脈沖的上升沿來(lái)臨時(shí)進(jìn)位。秒十位的清零需要等到個(gè)位為9且十位為5時(shí)，U2與U3經(jīng)過(guò)U4輸出高電平再經(jīng)過(guò)U3A輸出低電平，是的MR在下一個(gè)脈沖上升沿是清零。

c、分個(gè)位

分各位的構(gòu)成原理與秒個(gè)位相似，不同的是控制端上的門(mén)電路換成了與非門(mén)U4(為了使之后方便連接門(mén)電路)，分個(gè)位的使能信號(hào)由U3輸入，清零條件為分個(gè)位為9，秒為59時(shí)清零，清零信號(hào)由U5A輸出的低電平提供。

d、分十位

分十位的構(gòu)成原理與秒十位相似，使能信號(hào)由U4輸出的高電平提供，清零條件為分為59，秒為59，清零信號(hào)由U7A輸出的低電平提供。

e、時(shí)

時(shí)個(gè)位的使能信號(hào)由U7提供，時(shí)十位的使能信號(hào)由U9提供。時(shí)個(gè)位有兩個(gè)清零信號(hào)，一個(gè)是當(dāng)它自身為9時(shí)，等到下一個(gè)時(shí)鐘脈沖的上升沿時(shí)清零，另一個(gè)是當(dāng)十位為2，個(gè)位為3時(shí)，十位和個(gè)位同時(shí)清零。用與非門(mén)U12將個(gè)位Q2和十位Q1相連，再將兩個(gè)清零信號(hào)相與，實(shí)現(xiàn)清零工作。

完整的時(shí)鐘電路如下圖所示

3、校準(zhǔn)電路

校準(zhǔn)電路連線(xiàn)圖如圖所示，當(dāng)開(kāi)關(guān)打在右邊時(shí)，U14B關(guān)閉不工作，U14C送出一個(gè)高電平信 6

號(hào)，等到秒對(duì)分的進(jìn)位信號(hào)來(lái)臨時(shí)和進(jìn)位信號(hào)通過(guò)U15A送出一個(gè)低電平，使得U15B打開(kāi)，又因?yàn)閁15B接入了分個(gè)位的使能端，所以相當(dāng)于開(kāi)關(guān)打在右邊時(shí)校準(zhǔn)電路成為分個(gè)位的使能信號(hào)進(jìn)位信號(hào)；開(kāi)關(guān)打在左邊時(shí)，U14C關(guān)閉不工作，U14B送出一個(gè)高電平信號(hào)，然后與秒脈沖信號(hào)通過(guò)U14D送出一個(gè)低電平接入分個(gè)位的使能端，所以相當(dāng)于開(kāi)關(guān)打在左邊時(shí)，分個(gè)位接收了一個(gè)秒脈沖信號(hào)，使得它能像秒鐘一樣計(jì)時(shí)并且能向十位進(jìn)位，就相當(dāng)于校準(zhǔn)功能，當(dāng)分鐘跳到你想要的時(shí)間時(shí)把開(kāi)關(guān)打到右邊（此時(shí)時(shí)鐘電路照常工作）從你調(diào)整好的時(shí)間繼續(xù)計(jì)數(shù)，達(dá)到校準(zhǔn)的目的。（時(shí)的校準(zhǔn)電路與分的校準(zhǔn)電路一樣）

但是直接把校準(zhǔn)電路這樣連入時(shí)鐘電路會(huì)出現(xiàn)一些問(wèn)題，就是在校準(zhǔn)的時(shí)候分會(huì)出現(xiàn)16進(jìn)制，所以就需要在電路中加入反饋，將它控制到10進(jìn)制，具體的反饋連接方式如圖所示(不能接在MR端，不然會(huì)使電路出現(xiàn)問(wèn)題)時(shí)鐘電路與校準(zhǔn)電路如圖所示 將開(kāi)關(guān)打到左邊進(jìn)行校準(zhǔn):

完成之后將開(kāi)關(guān)打到右邊繼續(xù)計(jì)數(shù)：

4、報(bào)時(shí)電路

報(bào)時(shí)電路使用的是74HC30芯片，它是一個(gè)8輸入與非門(mén)芯片，只有當(dāng)所有輸入都為1時(shí)輸出為0，使得喇叭能夠正常工作（喇叭一端接高電平一端接低電平），因?yàn)槭钦c(diǎn)報(bào)時(shí)，所以秒個(gè)位就不用接入芯片，只需在多余的兩個(gè)引腳接入電源就可以實(shí)現(xiàn)在59分50秒到59秒的報(bào)時(shí)，具體接法如下圖所示

整個(gè)可校準(zhǔn)可報(bào)時(shí)的數(shù)字電路如圖所示

三、心得體會(huì)

本次數(shù)字電子課程設(shè)計(jì)是我覺(jué)得收獲非常大的一次實(shí)習(xí)，而這次課程設(shè)計(jì)給我們提供了一個(gè)應(yīng)用自己所學(xué)知識(shí)來(lái)設(shè)計(jì)作品的平臺(tái)。

在本次課程設(shè)計(jì)中，我更加熟悉Proteus軟件的操作了，同時(shí)對(duì)74LS163、74LS161、74HC30、555等芯片加深了了解，和對(duì)它們的使用，對(duì)于數(shù)字、模擬電路的綜合運(yùn)用有了更深一步理解，為以后的電路分析和設(shè)計(jì)奠定了一定的基礎(chǔ)。

本次課程設(shè)計(jì)很遺憾沒(méi)能選擇最有挑戰(zhàn)性的課題來(lái)做，因?yàn)榛A(chǔ)知識(shí)不夠扎實(shí)，做數(shù)字電子時(shí)鐘也是費(fèi)了很大勁。

這次設(shè)計(jì)我主要覺(jué)得有兩個(gè)難點(diǎn)：

一、從一開(kāi)始沒(méi)選擇十進(jìn)制計(jì)數(shù)器來(lái)做，所以使設(shè)計(jì)的電路看起來(lái)很復(fù)雜，并且進(jìn)位需要考慮的很周全，越高位必要條件越多，所以用了許多門(mén)電路；

二、校準(zhǔn)電路直接連入電路會(huì)產(chǎn)生十六進(jìn)制，所以需要加反饋，在最開(kāi)始不太理解反饋的意思，又去翻了數(shù)電書(shū)還問(wèn)了老師很多次，接了很多遍才將反饋接出來(lái)。

但是最后成功了看著自己能把理論知識(shí)運(yùn)用到實(shí)際，心里還是非常開(kāi)心的，在做課題的這幾天學(xué)會(huì)了很多，對(duì)仿真也產(chǎn)生了濃厚的興趣，想自己試著在課余時(shí)間再做做幾個(gè)課題。

第三篇：數(shù)字時(shí)鐘的設(shè)計(jì)實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)報(bào)告

數(shù)字時(shí)鐘的設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、掌握數(shù)字鐘的設(shè)計(jì)方法。

2、掌握計(jì)數(shù)器相互級(jí)聯(lián)的方法。學(xué)號(hào)：14040120049 姓名：陶澤

二、實(shí)驗(yàn)設(shè)備和器件

1、數(shù)字邏輯電路實(shí)驗(yàn)板2、74HC(LS)20（二四輸入與非門(mén)）

3、74HC(LS)160（4位十進(jìn)制計(jì)數(shù)器）

1塊 2片 4片、三、實(shí)驗(yàn)原理

1、設(shè)計(jì)總框圖：

2、各部分單元的設(shè)計(jì)提示與分析： 1）時(shí)鐘源

它是數(shù)字式時(shí)鐘的核心，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。1Hz的脈沖信號(hào)由CPLD輸出的信號(hào)得到。

2）時(shí)間計(jì)數(shù)單元

時(shí)間計(jì)數(shù)單元有分計(jì)數(shù)和秒計(jì)數(shù)等幾個(gè)部分。分計(jì)數(shù)和秒計(jì)數(shù)單元為60進(jìn)制計(jì)數(shù)器，其輸出為8421BCD碼。

3）譯碼驅(qū)動(dòng)及顯示單元 計(jì)數(shù)器實(shí)現(xiàn)了對(duì)時(shí)間的累計(jì)并以8421BCD碼形式輸出，顯示譯碼電路將計(jì)數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯和一定的電流。4）校時(shí)電路

當(dāng)重新接通電源或走時(shí)出現(xiàn)誤差時(shí)都需要對(duì)時(shí)間進(jìn)行校正。通常，校正時(shí)間的方法是：首先截?cái)嗾５挠?jì)數(shù)通路，然后再進(jìn)行人工出觸發(fā)計(jì)數(shù)或?qū)㈩l率較高的方波信號(hào)加到需要校正的計(jì)數(shù)單元的輸入端，校正好后，再轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)即可。5）鬧鐘電路

一般時(shí)鐘都應(yīng)具備鬧鐘功能，即在到達(dá)某預(yù)定時(shí)間時(shí)，時(shí)鐘會(huì)發(fā)出連續(xù)的或有節(jié)奏的音頻聲波，較復(fù)雜的也可以是實(shí)時(shí)語(yǔ)音提示，以示提醒。實(shí)驗(yàn)用器件管腳介紹：

四、實(shí)驗(yàn)內(nèi)容與步驟

1、用兩片74HC(LS)160連接構(gòu)成秒計(jì)數(shù)器，并連接數(shù)碼管顯示（基本命題）

例如采用整體置零法。實(shí)現(xiàn)計(jì)數(shù)范圍為0000 0000--0101 1001。電路連接完成后，檢驗(yàn)其功能。

2、在實(shí)驗(yàn)內(nèi)容與步驟1的基礎(chǔ)上再用兩片74 HC(LS)160實(shí)現(xiàn)分的計(jì)數(shù)（基本命題）

分計(jì)數(shù)器的個(gè)位和十位之間的連接類(lèi)同于秒計(jì)數(shù)器。需實(shí)現(xiàn)從秒到分的進(jìn)位。電路連接完成后檢驗(yàn)其功能。

3、實(shí)現(xiàn)校時(shí)功能（擴(kuò)展命題）

檢驗(yàn)功能

4、實(shí)現(xiàn)鬧鐘功能（擴(kuò)展命題）

連接電路，檢驗(yàn)其功能。

五、實(shí)驗(yàn)注意事項(xiàng) 集成電路要輕插輕拔！

六．實(shí)驗(yàn)電路圖

1.用兩片74HC(LS)160連接構(gòu)成秒計(jì)數(shù)器，并連接數(shù)碼管顯示

2.在實(shí)驗(yàn)內(nèi)容與步驟1的基礎(chǔ)上再用兩片74 HC(LS)160實(shí)現(xiàn)分的計(jì)數(shù)

七．其他（實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題或心得體會(huì)）這次實(shí)驗(yàn)增加了我對(duì)計(jì)數(shù)器的了解，增強(qiáng)了我的動(dòng)手能力。這次實(shí)驗(yàn)我們插錯(cuò)了一根線(xiàn)，結(jié)果成了模100的計(jì)數(shù)器，經(jīng)過(guò)仔細(xì)的檢查才發(fā)現(xiàn)。

第四篇：數(shù)字時(shí)鐘課程設(shè)計(jì)

數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告

一、設(shè)計(jì)目的

數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀(guān)性，且無(wú)機(jī)械裝置，具有更更長(zhǎng)的使用壽命，因此得到了廣泛的使用。數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。

因此，我們此次設(shè)計(jì)與制做數(shù)字鐘就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘.而且通過(guò)數(shù)字鐘的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實(shí)用方法.且由于數(shù)字鐘包括組合邏輯電路和時(shí)敘電路.通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法.二、設(shè)計(jì)要求

（1）設(shè)計(jì)指標(biāo)

① 時(shí)間以12小時(shí)為一個(gè)周期； ② 顯示時(shí)、分、秒；

③ 具有校時(shí)功能，可以分別對(duì)時(shí)及分進(jìn)行單獨(dú)校時(shí)，使其校正到標(biāo)準(zhǔn)時(shí)間； ④ 計(jì)時(shí)過(guò)程具有報(bào)時(shí)功能，當(dāng)時(shí)間到達(dá)整點(diǎn)前10秒進(jìn)行蜂鳴報(bào)時(shí)； ⑤ 為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供表針時(shí)間基準(zhǔn)信號(hào)。（2）設(shè)計(jì)要求

① 畫(huà)出電路原理圖（或仿真電路圖）； ② 元器件及參數(shù)選擇； ③ 電路仿真與調(diào)試；

④ PCB文件生成與打印輸出。

（3）制作要求

自行裝配和調(diào)試，并能發(fā)現(xiàn)問(wèn)題和解決問(wèn)題。

（4）編寫(xiě)設(shè)計(jì)報(bào)告

寫(xiě)出設(shè)計(jì)與制作的全過(guò)程，附上有關(guān)資料和圖紙，有心得體會(huì)。

三、原理框圖

1．?dāng)?shù)字鐘的構(gòu)成

數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。

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（a）數(shù)字鐘組成框圖

2．晶體振蕩器電路

晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Ｈz的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路。一般輸出為方波的數(shù)字式晶體振蕩器電路通常有兩類(lèi)，一類(lèi)是用ＴＴＬ門(mén)電路構(gòu)成；另一類(lèi)是通過(guò)ＣＭＯＳ非門(mén)構(gòu)成的電路，本次設(shè)計(jì)采用了后一種。如圖（b）所示，由ＣＭＯＳ非門(mén)Ｕ１與晶體、電容和電阻構(gòu)成晶體振蕩器電路，Ｕ２實(shí)現(xiàn)整形功能，將振蕩器輸出的近似于正弦波的波形轉(zhuǎn)換為較理想的方波。輸出反饋電阻Ｒ１為非門(mén)提供偏置，使電路工作于放大區(qū)域，即非門(mén)的功能近似于一個(gè)高增益的反相放大器。電容Ｃ１、Ｃ２與晶體構(gòu)成一個(gè)諧振型網(wǎng)絡(luò)，完成對(duì)振蕩頻率的控制功能，同時(shí)提供了一個(gè)１８０度相移，從而和非門(mén)構(gòu)成一個(gè)正反饋網(wǎng)絡(luò)，實(shí)現(xiàn)了振蕩器的功能。由于晶體具有較高的頻率穩(wěn)定性及準(zhǔn)確性，從而保證了輸出頻率的穩(wěn)定和準(zhǔn)確。

（b）CMOS 晶體振蕩器（仿真電路）/ 12 3．時(shí)間記數(shù)電路

一般采用10進(jìn)制計(jì)數(shù)器如74HC290、74HC390等來(lái)實(shí)現(xiàn)時(shí)間計(jì)數(shù)單元的計(jì)數(shù)功能。本次設(shè)計(jì)中選擇74HC390。由其內(nèi)部邏輯框圖可知，其為雙2-5-10異步計(jì)數(shù)器，并每一計(jì)數(shù)器均有一個(gè)異步清零端（高電平有效）。

秒個(gè)位計(jì)數(shù)單元為１０進(jìn)制計(jì)數(shù)器，無(wú)需進(jìn)制轉(zhuǎn)換，只需將ＱＡ與ＣＰＢ（下降沿有效）相連即可。ＣＰＡ（下降沒(méi)效）與１ＨZ秒輸入信號(hào)相連，Ｑ３可作為向上的進(jìn)位信號(hào)與十位計(jì)數(shù)單元的ＣＰＡ相連。

秒十位計(jì)數(shù)單元為６進(jìn)制計(jì)數(shù)器，需要進(jìn)制轉(zhuǎn)換。將１０進(jìn)制計(jì)數(shù)器轉(zhuǎn)換為６進(jìn)制計(jì)數(shù)器的電路連接方法如圖 ２.４所示，其中Ｑ２可作為向上的進(jìn)位信號(hào)與分個(gè)位的計(jì)數(shù)單元的ＣＰＡ相連。

十進(jìn)制-六進(jìn)制轉(zhuǎn)換電路

分個(gè)位和分十位計(jì)數(shù)單元電路結(jié)構(gòu)分別與秒個(gè)位和秒十位計(jì)數(shù)單元完全相同，只不過(guò)分個(gè)位計(jì)數(shù)單元的Ｑ３作為向上的進(jìn)位信號(hào)應(yīng)與分十位計(jì)數(shù)單元的ＣＰＡ相連，分十位計(jì)數(shù)單元的Ｑ２作為向上的進(jìn)位信號(hào)應(yīng)與時(shí)個(gè)位計(jì)數(shù)單元的ＣＰＡ相連。

時(shí)個(gè)位計(jì)數(shù)單元電路結(jié)構(gòu)仍與秒或個(gè)位計(jì)數(shù)單元相同，但是要求，整個(gè)時(shí)計(jì)數(shù)單元應(yīng)為１２進(jìn)制計(jì)數(shù)器，不是１０的整數(shù)倍，因此需將個(gè)位和十位計(jì)數(shù)單元合并為一個(gè)整體才能進(jìn)行１２進(jìn)制轉(zhuǎn)換。利用１片７４ＨＣ３９０實(shí)現(xiàn)１２進(jìn)制計(jì)數(shù)功能的電路如圖（d）所示。

（d）十二進(jìn)制電路

另外，圖（d）所示電路中，尚余－２進(jìn)制計(jì)數(shù)單元，正好可作為分頻器２ＨZ輸出信號(hào)轉(zhuǎn)化為１ＨZ信號(hào)之用。

4．譯碼驅(qū)動(dòng)及顯示單元電路

選擇ＣＤ４５１１作為顯示譯碼電路；選擇ＬＥＤ數(shù)碼管作為顯示單元電路。由CD4511把輸進(jìn)來(lái)的二進(jìn)制信號(hào)翻譯成十進(jìn)制數(shù)字，再由數(shù)碼管顯示出來(lái)。這里的LED數(shù)碼管是采用共陰的方法連接的。

計(jì)數(shù)器實(shí)現(xiàn)了對(duì)時(shí)間的累計(jì)并以8421BCD碼的形式輸送到CD4511芯片，再由451/ 12 芯片把BCD碼轉(zhuǎn)變?yōu)槭M(jìn)制數(shù)碼送到數(shù)碼管中顯示出來(lái)。

5．校時(shí)電路

數(shù)字鐘應(yīng)具有分校正和時(shí)校正功能，因此，應(yīng)截?cái)喾謧€(gè)位和時(shí)個(gè)位的直接計(jì)數(shù)通路，并采用正常計(jì)時(shí)信號(hào)與校正信號(hào)可以隨時(shí)切換的電路接入其中。即為用COMS與或非門(mén)實(shí)現(xiàn)的時(shí)或分校時(shí)電路，In1端與低位的進(jìn)位信號(hào)相連；In2端與校正信號(hào)相連，校正信號(hào)可直接取自分頻器產(chǎn)生的1HZ或2HZ（不可太高或太低）信號(hào)；輸出端則與分或時(shí)個(gè)位計(jì)時(shí)輸入端相連。當(dāng)開(kāi)關(guān)打向下時(shí)，因?yàn)樾Ｕ盘?hào)和0相與的輸出為0，而開(kāi)關(guān)的另一端接高電平，正常輸入信號(hào)可以順利通過(guò)與或門(mén)，故校時(shí)電路處于正常計(jì)時(shí)狀態(tài)；當(dāng)開(kāi)關(guān)打向上時(shí)，情況正好與上述相反，這時(shí)校時(shí)電路處于校時(shí)狀態(tài)。

實(shí)際使用時(shí)，因?yàn)殡娐烽_(kāi)關(guān)存在抖動(dòng)問(wèn)題，所以一般會(huì)接一個(gè)RS觸發(fā)器構(gòu)成開(kāi)關(guān)消抖動(dòng)電路，所以整個(gè)較時(shí)電路就如圖（f）。

（f）帶有消抖電路的校正電路

6．整點(diǎn)報(bào)時(shí)電路

電路應(yīng)在整點(diǎn)前10秒鐘內(nèi)開(kāi)始整點(diǎn)報(bào)時(shí)，即當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí)，報(bào)時(shí)電路報(bào)時(shí)控制信號(hào)。

當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí)，分十位、分個(gè)位和秒十位均保持不變，分別為5、9和5，因此可將分計(jì)數(shù)器十位的QＣ和QＡ、個(gè)位的QＤ和QＡ及秒計(jì)數(shù)器十位的QＣ和QＡ相與，從而產(chǎn)生報(bào)時(shí)控制信號(hào)。

報(bào)時(shí)電路可選74HC30來(lái)構(gòu)成。74HC30為8輸入與非門(mén)。/ 12 說(shuō)明：當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí) 分十位、分個(gè) 位和秒十位均保持不變，分別為5，9和5；因此，可以將分計(jì)數(shù)器十位的Qc和QA，個(gè)位的QD和QA及秒計(jì)數(shù)器十位的QC和QA相與，從而產(chǎn)生報(bào)時(shí)控制信號(hào)。IO1分計(jì)數(shù)器十位的Qc和QAIO2U11VCCIO35VVCCX182345V分計(jì)數(shù)器個(gè)位的QD和QAIO456114V_0.5WIO512秒計(jì)數(shù)器十位的QC和QAIO674HC30D數(shù)字鐘設(shè)計(jì)－整點(diǎn)報(bào)時(shí)電路部分

四、元器件

1．四連面包板1塊（編號(hào)A45）2．鑷子1把 3．剪刀1把

4．共陰八段數(shù)碼管6個(gè) 5．網(wǎng)絡(luò)線(xiàn)2米/人 6．CD4511集成塊6塊 7．CD4060集成塊1塊 8．74HC390集成塊3塊 9．74HC51集成塊1塊 10．74HC00集成塊4塊 11．74HC30集成塊1塊 12．10MΩ電阻5個(gè) 13．500Ω電阻14個(gè) 14．30p電容2個(gè)

15．32.768k時(shí)鐘晶體1個(gè) 16．蜂鳴器10個(gè)（每班）1）芯片連接圖

1)74HC00D

2)CD4511 / 12

3)74HC390D

4)74HC51D

2．面包板的介紹

面包板一塊總共由五部分組成，一豎四橫，面包板本身就是一種免焊電板。面包板的樣式是：

/ 12 面包板的注意事項(xiàng)：

1． 面包板旁一般附有香蕉插座，用來(lái)輸入電壓、信號(hào)及接地。2． 上圖中連著的黑線(xiàn)表示插孔是相通的。

3． 拉線(xiàn)時(shí)，盡量將線(xiàn)緊貼面包板，把線(xiàn)成直角，避免交叉，也不要跨越元件。4． 面包板使用久后，有時(shí)插孔間連接銅線(xiàn)會(huì)發(fā)生脫落現(xiàn)象，此時(shí)要將此排插孔做記號(hào)。并不再使用。

五、各功能塊電路圖

數(shù)字鐘從原理上講是一種典型的數(shù)字電路，可以由許多中小規(guī)模集成電路組成，所以可以分成許多獨(dú)立的電路。

（一）六進(jìn)制電路

由74HC390、7400、數(shù)碼管與4511組成，電路如圖一。

U1A3123U2A12Com74HC00D74HC00DU5SEVEN_SEG_COM_KABCDEFGU3AV1 32Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U413DADBDCDD5OAOBOCODOE1211109151474HC390D43~ELOF~BI~LTOGVCC5V4511BD將十進(jìn)制計(jì)數(shù)器轉(zhuǎn)換為六進(jìn)制的連接方法

（二）十進(jìn)制電路

由74HC390、7400、數(shù)碼管與4511組成，電路如圖二。/ 12 U4A3126U4B4574HC00D74HC00DComU3SEVEN_SEG_COM_KU1AV1 60Hz 5V141INA1INB21CLR31QA1QB1QC1QD5677126U213DADBDCDD5OAOBOCODOE12111091514ABCDEFGVCC5V74HC390D43~ELOF~BIOG~LT4511BD十進(jìn)制接法測(cè)試仿真電路

（三）六十進(jìn)制電路

由兩個(gè)數(shù)碼管、兩4511、一個(gè)74HC390與一個(gè)7400芯片組成，電路如圖三。

（四）雙六十進(jìn)制電路

由2個(gè)六十進(jìn)制連接而成，把分個(gè)位的輸入信號(hào)與秒十位的Qc相連，使其產(chǎn)生進(jìn)位，電路圖如圖四。/ 12

ComComSEVEN_SEG_COM_KU1B6453U1A12U4SEVEN_SEG_COM_KU7U11BABCDEFG64513DADBDCDD5OAOBOCODOE~ELOF~BI~LTOG1211109151421CLR141INA1INB3U10A12ABCDEFG74HC00D74HC00DU3B15122INA2INB142CLR132QA2QB2QC2QD11109U2712674HC00D74HC00DU8A31QA1QB1QC1QD5677126U913DADBDCDD5OAOBOCODOE12111091514VCC5V74HC390D43U1C891011U1D12134511BD74HC390DComVCCU643~ELOF~BI~LTOG5VSEVEN_SEG_COM_K74HC00D74HC00DABCDEFG84511BDComU15C91011U16DSEVEN_SEG_COM_K1213U14U3A131INA1INB21CLR1QA1QB1QC1QD5677126U513DADBDCDD5OAOBOCODOE1211109151474HC00D74HC00DU12B15122INA2INB142CLR132QA2QB2QC2QD111097126U13DADBDCDD5OAOBOCODOEABCDEFG***14V1 100kHz 5V474HC390D43~ELOF~BI~LTOGVCC74HC390D5V43~ELOF~BI~LTOG4511BD4511BD

（五）時(shí)間計(jì)數(shù)電路

由1個(gè)十二進(jìn)制電路、2個(gè)六十進(jìn)制電路組成，因上面已有一個(gè)雙六十電路，只要把它與十二進(jìn)制電路相連即可，詳細(xì)電路見(jiàn)圖五。

ComComComComComComU1SEVEN_SEG_COM_KU2SEVEN_SEG_COM_KU4SEVEN_SEG_COM_KU3SEVEN_SEG_COM_KU5SEVEN_SEG_COM_KU6SEVEN_SEG_COM_KABCDEFGABCDEFGABCDEFGVCCVCCABCDEFGABCDEFGABCDEFG5V***45VVCCVCC***49***45V***3121110***01514145V9VCCOG995V99OAOBODOAOBODOAOBODOEOEOCOCOCOFOFOEOGOAOBODOAOBODOAOBODOEOEOCOCOCOFOFOEOGOG~LT~LT~EL~EL~BI~BI~ELDADCDDDADCDDDADC~LT~LT~LTDBDB~EL~EL~EL~BI~BIDADCDDDADCDDDADCDBDB3DBDD~BI5V73DBDD4511BD54511BD******12643U23CU25A74HC00D***8U21A74HC00D13111038U20C74HC00D3U19A74HC00D131110974HC00D9356356772QB1QD2QD2QD1QB1QC2QB2QC2QB2QC1QB1QA2QA2QA1QA1QC1QD2QA2QC2QD61QB2INA1CLR2CLR2CLR1INA1INB2INA2INB2INA2INB1INA1INA1INB74HC00D161CLR74HC390D6151INB74HC00D111CLRU26B74HC390D74HC390N1174HC390N74HC390DU20B1574HC00D1262INB74HC00D74HC00D***242V1 1000Hz 5V時(shí)，分，秒計(jì)時(shí)電路圖

（六）校正電路

由74CH51D、74HC00D與電阻組成，校正電路有分校正和時(shí)校正兩部分，電路如圖六。/ 12

142CLRU13AU16B1QA1QC1QDU24DU22BU14AU17BU20DU15AU18B74HC390N43~BI~LT4511BDOGU7U8OFU10VCC4511BDOGU9U114511BDOFU124511BD1010921921254***254IO1VCC正常輸入信號(hào)5V校正信號(hào)IO2R1U2C9108小時(shí)校正電路J110Mohm74HC00D注意：分校時(shí)時(shí)，不會(huì)進(jìn)位到小時(shí)。U11111213910U2DKey = A12R210MohmIO313U2A8123時(shí)計(jì)數(shù)器IO574HC00D1123674HC00D正常輸入信號(hào)校正信號(hào)IO4R3U3A10Mohm12U2B456分計(jì)數(shù)器IO64574HC00D74HC51D3J274HC00DKey = B分鐘校正電路分校正時(shí)鎖定小時(shí)信號(hào)輸入R410MohmU3B456圖中采用基本RS觸發(fā)器構(gòu)成開(kāi)關(guān)消抖動(dòng)電路，其中與非門(mén)選用74HC00；對(duì)J1和J2，因?yàn)樾Ｕ盘?hào)與0相與為0，而開(kāi)關(guān)的另一端接高電平，正常輸入信號(hào)可以順利通過(guò)與或門(mén)，故校時(shí)電路處于正常計(jì)時(shí)狀態(tài)，當(dāng)開(kāi)關(guān)打向上時(shí)，情況正好與上述相反，這時(shí)電路處于校時(shí)狀態(tài)。74HC00D數(shù)字鐘設(shè)計(jì)－校時(shí)電路部分

（七）晶體振蕩電路

由晶體與2個(gè)30pF電容、1個(gè)4060、一個(gè)10兆的電阻組成，芯片3腳輸出2Hz的方波信號(hào)，電路如圖七。

（八）整點(diǎn)報(bào)時(shí)電路

由74HC30D和蜂鳴器組成，當(dāng)時(shí)間在59:50到59:59時(shí)，蜂鳴報(bào)時(shí)，電路如圖八。/ 12 說(shuō)明：當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí) 分十位、分個(gè) 位和秒十位均保持不變，分別為5，9和5；因此，可以將分計(jì)數(shù)器十位的Qc和QA，個(gè)位的QD和QA及秒計(jì)數(shù)器十位的QC和QA相與，從而產(chǎn)生報(bào)時(shí)控制信號(hào)。IO1分計(jì)數(shù)器十位的Qc和QAIO2U11VCCIO35VVCCX182345V分計(jì)數(shù)器個(gè)位的QD和QAIO456114V_0.5WIO512秒計(jì)數(shù)器十位的QC和QAIO674HC30D數(shù)字鐘設(shè)計(jì)－整點(diǎn)報(bào)時(shí)電路部分

六、總接線(xiàn)元件布局簡(jiǎn)圖

整個(gè)數(shù)字鐘由時(shí)間計(jì)數(shù)電路、晶體振蕩電路、校正電路、整點(diǎn)報(bào)時(shí)電路組成。

其中以校正電路代替時(shí)間計(jì)數(shù)電路中的時(shí)、分、秒之間的進(jìn)位，當(dāng)校時(shí)電路處于正常輸入信號(hào)時(shí)，時(shí)間計(jì)數(shù)電路正常計(jì)時(shí)，但當(dāng)分校正時(shí)，其不會(huì)產(chǎn)生向時(shí)進(jìn)位，而分與時(shí)的校位是分開(kāi)的，而校正電路也是一個(gè)獨(dú)立的電路。

電路的信號(hào)輸入由晶振電路產(chǎn)生，并輸入各電路。簡(jiǎn)圖如圖九。

七、芯片連接總圖

因仿真與實(shí)際元件上的差異，所以在原有的簡(jiǎn)圖的基礎(chǔ)上，又按實(shí)際布局畫(huà)了這張按實(shí)際芯片布局的接線(xiàn)圖，如圖十。

八、總結(jié)

1． 實(shí)驗(yàn)過(guò)程中遇到的問(wèn)題及解決方法

① 面包板測(cè)試

測(cè)試面包板各觸點(diǎn)是否接通。

② 七段顯示器與七段譯碼器的測(cè)量 / 12 把顯示器與CD4511相連，第一次接時(shí)，數(shù)碼管完全沒(méi)有顯示數(shù)字，檢查后發(fā)現(xiàn)是數(shù)碼管未接地而造成的，接地后發(fā)現(xiàn)還是無(wú)法正確顯示數(shù)字，用萬(wàn)用表檢測(cè)后，發(fā)現(xiàn)是因芯片引腳有些接觸不良而造成的，所以確認(rèn)芯片是否接觸良好是非常重要的一件事。

③ 時(shí)間計(jì)數(shù)電路的連接與測(cè)試

六進(jìn)制、十進(jìn)制都沒(méi)有什么大的問(wèn)題，只是芯片引腳的老問(wèn)題，只要重新插過(guò)芯片就可以解決了。但在六十進(jìn)制時(shí)，按圖接線(xiàn)后發(fā)現(xiàn)，顯示器上的數(shù)字總是100進(jìn)制的，而不是六十進(jìn)制，檢測(cè)后發(fā)現(xiàn)無(wú)論是線(xiàn)路的連通還是芯片的接觸都沒(méi)有問(wèn)題。最后，在重對(duì)連線(xiàn)時(shí)發(fā)現(xiàn)是線(xiàn)路接錯(cuò)引腳造成的，改過(guò)之后，顯示就正常了。

④ 校正電路

因上面程因引腳接錯(cuò)而造成錯(cuò)誤，所以校正電路是完全按照仿真圖所連的，在測(cè)試時(shí)，開(kāi)始進(jìn)行時(shí)校時(shí)時(shí)，沒(méi)有出現(xiàn)問(wèn)題，但當(dāng)進(jìn)行到分校時(shí)時(shí)，發(fā)現(xiàn)計(jì)數(shù)電路的秒電路開(kāi)始亂跳出錯(cuò)。因此，電路一定是有地方出錯(cuò)了，在反復(fù)對(duì)照后，發(fā)現(xiàn)是因?yàn)樵诮尤胄Ｕ娐窌r(shí)忘了把秒十位和分個(gè)位之間的連線(xiàn)拿掉而造成的，因此，在接線(xiàn)時(shí)一定要注意把不要的多余的線(xiàn)拿掉。

2． 設(shè)計(jì)體會(huì)

通過(guò)這次對(duì)數(shù)字鐘的設(shè)計(jì)與制作，讓我了解了設(shè)計(jì)電路的程序，也讓我了解了關(guān)于數(shù)字鐘的原理與設(shè)計(jì)理念，要設(shè)計(jì)一個(gè)電路總要先用仿真仿真成功之后才實(shí)際接線(xiàn)的。但是最后的成品卻不一定與仿真時(shí)完全一樣，因?yàn)?，再?shí)際接線(xiàn)中有著各種各樣的條件制約著。而且，在仿真中無(wú)法成功的電路接法，在實(shí)際中因?yàn)樾酒旧淼奶匦远軌虺晒ΑＫ?，在設(shè)計(jì)時(shí)應(yīng)考慮兩者的差異，從中找出最適合的設(shè)計(jì)方法。通過(guò)這次學(xué)習(xí)，讓我對(duì)各種電路都有了大概的了解，所以說(shuō)，坐而言不如立而行，對(duì)于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會(huì)有深刻理解。

3． 對(duì)設(shè)計(jì)的建議

我希望老師在我們動(dòng)手制作之前應(yīng)先告訴我們一些關(guān)于所做電路的資料、原理，以及如何檢測(cè)電路的方法，還有關(guān)于檢測(cè)芯片的方法。這樣會(huì)有助于我們進(jìn)一步的進(jìn)入狀況，完成設(shè)計(jì) / 12

第五篇：數(shù)字時(shí)鐘設(shè)計(jì)實(shí)驗(yàn)報(bào)告

電 子 課 程 設(shè) 計(jì)

題

目：數(shù)字時(shí)鐘

數(shù)字時(shí)鐘設(shè)計(jì)實(shí)驗(yàn)報(bào)告

一、設(shè)計(jì)要求：

設(shè)計(jì)一個(gè) 24 小時(shí)制的數(shù)字時(shí)鐘。

要求：計(jì)時(shí)、顯示精度到秒；有校時(shí)功能。采用中小規(guī)模集成電路設(shè)計(jì)。

發(fā)揮：增加鬧鐘功能。

二、設(shè)計(jì)方案：

由秒時(shí)鐘信號(hào)發(fā)生器、計(jì)時(shí)電路和校時(shí)電路構(gòu)成電路。

秒時(shí)鐘信號(hào)發(fā)生器可由振蕩器和分頻器構(gòu)成。

計(jì)時(shí)電路中采用兩個(gè) 60 進(jìn)制計(jì)數(shù)器分別完成秒計(jì)時(shí)和分計(jì)時(shí)；24 進(jìn)制計(jì)數(shù)器完成時(shí)計(jì)時(shí)；采用譯碼器將計(jì)數(shù)器的輸出譯碼后送七段數(shù)碼管顯示。

校時(shí)電路采用開(kāi)關(guān)控制時(shí)、分、秒計(jì)數(shù)器的時(shí)鐘信號(hào)為校時(shí)脈沖以完成校時(shí)。

三、電路框圖：

圖一 數(shù)字時(shí)鐘電路框圖

四、電路原理圖：

（一）秒脈沖信號(hào)發(fā)生器 秒脈沖信號(hào)發(fā)生器是數(shù)字電子鐘的核心部分，它的精度和穩(wěn)定度決定了數(shù)字鐘的質(zhì)量。由振蕩器與分頻器組合產(chǎn)生秒脈沖信號(hào)。

? 振蕩器: 通常用 555 定時(shí)器與 RC 構(gòu)成的多諧振蕩器，經(jīng)過(guò)調(diào)整輸出 1000Hz 脈沖。

? 分頻器: 分頻器功能主要有兩個(gè)，一是產(chǎn)生標(biāo)準(zhǔn)秒脈沖信號(hào)，一是提供功能 擴(kuò)展電路所需要的信號(hào)，選用三片 74LS290 進(jìn)行級(jí)聯(lián)，因?yàn)槊科瑸?1/10 分頻器，三片級(jí)聯(lián)好獲得 1Hz 標(biāo)準(zhǔn)秒脈沖。其電路圖如下：

譯碼器 譯碼器 譯碼器 時(shí)計(jì)數(shù)器(24 進(jìn)制)分計(jì)數(shù)器(60 進(jìn)制)秒計(jì)數(shù)器(60 進(jìn)制)校 時(shí) 電 路 秒信號(hào)發(fā)生器

圖二 秒脈沖信號(hào)發(fā)生器

（二）秒、分、時(shí)計(jì)時(shí)器電路設(shè)計(jì) 秒、分計(jì)數(shù)器為 60 進(jìn)制計(jì)數(shù)器，小時(shí)計(jì)數(shù)器為 24 進(jìn)制計(jì)數(shù)器。

? 60 進(jìn)制——秒計(jì)數(shù)器 秒的個(gè)位部分為逢十進(jìn)一，十位部分為逢六進(jìn)一，從而共同完成 60 進(jìn)制計(jì)數(shù)器。當(dāng)計(jì)數(shù)到 59 時(shí)清零并重新開(kāi)始計(jì)數(shù)。秒的個(gè)位部分的設(shè)計(jì)：利用十進(jìn)制計(jì)數(shù)器 CD40110 設(shè)計(jì) 10 進(jìn)制計(jì)數(shù)器顯示秒的個(gè)位。個(gè)位計(jì)數(shù)器由 0 增加到 9 時(shí)產(chǎn)生進(jìn)位，連在十位部計(jì)數(shù)器脈沖輸入端 CP，從而實(shí)現(xiàn) 10 進(jìn)制計(jì)數(shù)和進(jìn)位功能。利用 74LS161 和 74LS11 設(shè)計(jì) 6 進(jìn)制計(jì)數(shù)器顯示秒的十位，當(dāng)十位計(jì)數(shù)器由 0 增加到 5 時(shí)利用 74LS11 與門(mén)產(chǎn)生一個(gè)高電平接到個(gè)位、十位的 CD40110 的清零端，同時(shí)產(chǎn)生一個(gè)脈沖給分的個(gè)位。其電路圖如下：

圖三 60 進(jìn)制--秒計(jì)數(shù)電路

? 60 進(jìn)制——分計(jì)數(shù)電路 分的個(gè)位部分為逢十進(jìn)一，十位部分為逢六進(jìn)一，從而共同完成 60 進(jìn)制計(jì)數(shù)器。當(dāng)計(jì)數(shù)到 59 時(shí)清零并重新開(kāi)始計(jì)數(shù)。秒的個(gè)位部分的設(shè)計(jì)：來(lái)自秒計(jì)數(shù)電路的進(jìn)位脈沖使分的個(gè)位加 1，利用十進(jìn)制計(jì)數(shù)器 CD40110 設(shè)計(jì) 10 進(jìn)制計(jì)數(shù)器顯示秒的個(gè)位。個(gè)位計(jì)數(shù)器由 0 增加到 9 時(shí)產(chǎn)生進(jìn)位，連在十位部計(jì)數(shù)器脈沖輸入端 CP，從而實(shí)現(xiàn) 10 進(jìn)制計(jì)數(shù)和進(jìn)位功能。利用 74LS161 和 74LS11 設(shè)計(jì) 6 進(jìn)制計(jì)數(shù)器顯示秒的十位，當(dāng)十位計(jì)數(shù)器由 0增加到 5 時(shí)利用 74LS11 與門(mén)產(chǎn)生一個(gè)高電平接到個(gè)位、十位的 CD40110 的清零端，同時(shí)產(chǎn)生一個(gè)脈沖給時(shí)的個(gè)位。其電路圖如下：

圖四 60 進(jìn)制--分計(jì)數(shù)電路

? 24 進(jìn)制——時(shí)計(jì)數(shù)電路 來(lái)自分計(jì)數(shù)電路的進(jìn)位脈沖使時(shí)的個(gè)位加，個(gè)位計(jì)數(shù)器由 0 增加到 9 是產(chǎn)生進(jìn)位，連在十位計(jì)數(shù)器脈沖輸入端 CP，當(dāng)十位計(jì)到 2 且個(gè)位計(jì)到 3 是經(jīng)過(guò) 74LS11 與門(mén)產(chǎn)生一個(gè)清零信號(hào)，將所有 CD40110 清零。其電路圖如下：

圖五 24 進(jìn)制--時(shí)計(jì)數(shù)電路

? 譯碼顯示電路 譯碼電路的功能是將秒、分、時(shí)計(jì)數(shù)器的輸出代碼進(jìn)行翻譯，變成相應(yīng)的數(shù)字。用以驅(qū)動(dòng) LED 七段數(shù)碼管的譯碼器常用的有 74LS148。74LS148 是 BCD-7 段譯碼器/驅(qū)動(dòng)器，輸出高電平有效，專(zhuān)用于驅(qū)動(dòng) LED 七段共陰極顯示數(shù)碼管。若將秒、分、時(shí)計(jì)數(shù)器的每位輸出分別送到相應(yīng)七段數(shù)碼管的輸入端，便可以進(jìn)行不同數(shù)字的顯示。在譯碼管輸出與數(shù)碼管之間串聯(lián)電阻 R 作為限流電阻。其電路圖如下：

圖六 譯碼顯示電路

?

校時(shí)電路

校時(shí)電路是數(shù)字鐘不可缺少的部分，每當(dāng)數(shù)字鐘與實(shí)際時(shí)間不符時(shí)，需要根據(jù)標(biāo)準(zhǔn)時(shí)間進(jìn)行校時(shí)。一般電子表都具有時(shí)、分、秒等校時(shí)功能。為了使電路簡(jiǎn)單，在此設(shè)計(jì)中只進(jìn)行分和小時(shí)的校時(shí)?！翱煨r(shí)”是通過(guò)開(kāi)關(guān)控制，使計(jì)數(shù)器對(duì) 1Hz 校時(shí)脈沖計(jì)數(shù)。圖中

S1 為校正用的控制開(kāi)關(guān)，校時(shí)脈沖采用分頻器輸出的 1Hz 脈沖，當(dāng) S1 為“0”時(shí)可以進(jìn)行“快校時(shí)”。

其電路圖如下：

圖七 校隊(duì)電路

五、實(shí)驗(yàn)方法：

1、秒脈沖產(chǎn)生部分

采用555多諧振蕩器產(chǎn)生1HZ頻率信號(hào)，作為秒脈沖及整體電路的信號(hào)輸入部分。其仿真電路圖如下圖所示：

圖八 秒脈沖發(fā)生器仿真電路

2、計(jì)數(shù)電路 電子鐘計(jì)時(shí)分為小時(shí)、分鐘和秒，其中小時(shí)為二十四進(jìn)制，分鐘和秒均為六十進(jìn)制，輸出可以用數(shù)碼管顯示，所以要求二十四進(jìn)制為 00000000~00100100 計(jì)數(shù)，六十進(jìn)制為 00000000~01100000 計(jì)數(shù)，并且均為 8421 碼編碼形式。

（1）

小時(shí)計(jì)數(shù)——二十四進(jìn)制電路仿真

用兩片 74LS160N（分 A 片、B 片）設(shè)計(jì)一個(gè)一百進(jìn)制的計(jì)數(shù)器，在 24（00100100）處直接取出所有為 1 的端口，經(jīng)過(guò)輸入與非門(mén) 74LS00D，再給兩個(gè)清零端 CLR。使用 74LS160N 異步清零功能完成二十四進(jìn)制循環(huán)，計(jì)數(shù)范圍為 0~23。然后用七段顯示譯碼器 74LS47D 將 A、B 兩片8

U1074LS01

U1174LS0112

U1074LS00

R3.3 C0.01uS1

GN10

1U8E

74LS01HZ

S2/M2 +5

74LS160N 的輸出譯碼給 LED 數(shù)碼管。仿真電路如圖九所示。

：

圖九 24 進(jìn)制——時(shí)計(jì)數(shù)器仿真電路（2）分鐘、秒計(jì)數(shù)——六十進(jìn)制電路仿真

此電路類(lèi)似于二十四進(jìn)制計(jì)數(shù)器，采用 74LS160N 設(shè)計(jì)出一百進(jìn)制的計(jì)數(shù)器，在 60（01100000）處直接取出所有為 1 的端口，經(jīng)過(guò)輸入與非門(mén) 74LS00D，再給兩個(gè)清零端 CLR。使用 74LS160N異步清零功能完成六十進(jìn)制循環(huán)，計(jì)數(shù)范圍為 0~59。然后用七段顯示譯碼器 74LS47D 將 A、B兩片 74LS160N 的輸出譯碼給 LED 數(shù)碼管。仿真電路如圖所示：

圖十 60 進(jìn)制——秒計(jì)數(shù)器仿真電路

圖十一 60 進(jìn)制——分計(jì)數(shù)器仿真電路

（四）校時(shí)校分（秒）電路。

數(shù)字鐘應(yīng)具有分校正和時(shí)校正功能，因此，應(yīng)截?cái)喾謧€(gè)位和時(shí)個(gè)位的直接計(jì)數(shù)通路，并采用正常計(jì)時(shí)信號(hào)與校正信號(hào)可以隨時(shí)切換的電路接入其中。這里利用兩個(gè)與非門(mén)加一個(gè)單刀雙擲開(kāi)關(guān)來(lái)實(shí)現(xiàn)校時(shí)功能。第一個(gè) 74LS00D 與非門(mén)的輸入端一端接清零信號(hào)，另一端接第二個(gè)與非門(mén)的輸入端，第二個(gè) 74LS00D 的輸入端一端接計(jì)數(shù)脈沖，另一端接一個(gè)單刀雙擲開(kāi)關(guān)。開(kāi)關(guān)接通的一段接地，另一端接高電平。當(dāng)開(kāi)關(guān)打到另一端時(shí)，時(shí)或分的個(gè)位就單獨(dú)開(kāi)始計(jì)數(shù)，這樣就能實(shí)現(xiàn)校時(shí)功能。其電路圖如圖所示：

圖十二 校分仿真電路

六、實(shí)驗(yàn)結(jié)果和結(jié)論：

數(shù)字時(shí)鐘仿真電路圖如下圖所示，在 Multisim11.0 中進(jìn)行仿真，可以實(shí)現(xiàn)數(shù)字時(shí)鐘的顯示功能、校時(shí)功能。顯示功能中，小時(shí)實(shí)現(xiàn)的是 24 進(jìn)制，分和秒實(shí)現(xiàn)的是 60 進(jìn)制，通過(guò)校時(shí)電路能夠分別校對(duì)時(shí)和分。

圖十三 數(shù)字時(shí)鐘仿真電路

七、設(shè)計(jì)體會(huì)：

在本次 Multisim 仿真過(guò)程，從安裝軟件、選定課題、設(shè)計(jì)電路、進(jìn)行仿真、運(yùn)行結(jié)果都自己實(shí)際操作完成。在數(shù)字時(shí)鐘設(shè)計(jì)中，根據(jù)老師上課所講的內(nèi)容，可以用兩片集成十進(jìn)制同步計(jì)數(shù)器 74LS160D 級(jí)聯(lián)為 100 進(jìn)制，再利用其異步清零功能，可以分別實(shí)現(xiàn)小時(shí)的 24 進(jìn)制和分秒的 60 進(jìn)制。當(dāng)然，在仿真過(guò)程中也遇到了很多困難和問(wèn)題。比如說(shuō)，無(wú)法直接從秒進(jìn)位到分和分進(jìn)位到時(shí)，并且在仿真中總是出錯(cuò)。于是自己請(qǐng)教了一些也做數(shù)字時(shí)鐘的同學(xué)，同時(shí)在網(wǎng)上查找了相關(guān)資料，最后終于用兩個(gè)與非門(mén)和單刀雙擲開(kāi)關(guān)實(shí)現(xiàn)了從秒到分的進(jìn)位、分到時(shí)的進(jìn)位功能及校準(zhǔn)功能。

通過(guò)本次實(shí)驗(yàn)對(duì)數(shù)電知識(shí)有了更深入的了解，將其運(yùn)用到了實(shí)際中來(lái)，明白了學(xué)習(xí)電子技術(shù)基礎(chǔ)的意義，也達(dá)到了其培養(yǎng)的目的。也明白了一個(gè)道理：成功就是在不斷摸索中前進(jìn)實(shí)現(xiàn)的，遇到問(wèn)題我們不能灰心、煩躁，甚至放棄，而要靜下心來(lái)仔細(xì)思考，分部檢查，找出最終的原因進(jìn)行改正，這樣才會(huì)有進(jìn)步，才會(huì)一步步向自己的目標(biāo)靠近，才會(huì)取得自己所要追求的成功。

當(dāng)然，自己的仿真技術(shù)和應(yīng)用能力還是很欠缺的，雖然完成了基本的設(shè)計(jì)要求，但是很多自己想要的擴(kuò)展功能還未能實(shí)現(xiàn)。而且很多時(shí)候會(huì)走過(guò)很多彎路，浪費(fèi)了很多不必要的時(shí)間。不過(guò)，這次設(shè)計(jì)經(jīng)歷必將使我受益終身，讓我明白如何更好的獲取知識(shí)，如何更好的理論聯(lián)系實(shí)際。今后的學(xué)習(xí)更需要不斷努力，在獲得知識(shí)的同時(shí)獲得快樂(lè)，真正的主動(dòng)探索，主動(dòng)學(xué)習(xí)，形成自己的思維方式，不斷應(yīng)用，不斷進(jìn)取。