第一篇：數(shù)字邏輯復(fù)習(xí)大綱

第一章基本知識

一、模擬電路和數(shù)字電路的區(qū)別

二、組合邏輯電路和時序邏輯電路的區(qū)別：輸出只與當(dāng)時的輸入有關(guān)，如編碼器，比較器等；輸出不僅與當(dāng)時的輸入有關(guān)，還與電路原來的狀態(tài)有關(guān)。如：觸發(fā)器，計數(shù)器，寄存器等。

三、數(shù)制及其轉(zhuǎn)換

1．不同的數(shù)制及其各種進(jìn)制轉(zhuǎn)換方法

2．幾種常用的編碼

（1）BCD碼

用4位二進(jìn)制代碼對十進(jìn)制數(shù)字符號進(jìn)行編碼，簡稱為二–十進(jìn)制代碼，或稱BCD(Binary Coded Decimal)碼。BCD碼既有二進(jìn)制的形式，又有十進(jìn)制的特點。常用的BCD碼有8421碼、5421碼、2421碼和余3碼。

（1--1）8421碼：是用4位二進(jìn)制碼表示一位十進(jìn)制字符的一種有權(quán)碼，4位二進(jìn)制碼從高位至低位的權(quán)依次為23、22、21、20，即為8、4、2、1,故稱為8421碼。8421碼中不允許出現(xiàn)1010～1111六種組合。

（1--2）5421碼：用4位二進(jìn)制碼表示一位十進(jìn)制字符的另一種有權(quán)碼，4位二進(jìn)制碼從高位至低位的權(quán)依次為5、4、2、1,故稱為5421碼。5421碼中不允許出現(xiàn)0101、0110、0111和1101、1110、1111六種組合。

（1--3）2421碼: 用4位二進(jìn)制碼表示一位十進(jìn)制字符的另一種有權(quán)碼，4位二進(jìn)制碼從高位至低位的權(quán)依次為2、4、2、1,故稱為2421碼。

（1--4）余3碼：由8421碼加上0011形成的一種無權(quán)碼，由于它的每個字符編碼比相應(yīng)8421碼多3，故稱為余3碼。例如，十進(jìn)制字符5的余3碼等于5的8421碼0101加上0011，即為1000。

（2）可靠性編碼

（2--1）格雷碼：1.特點：任意兩個相鄰的數(shù)，其格雷碼僅有一位不同。

2.作用：避免代碼形成或者變換過程中產(chǎn)生的錯誤。

掌握二進(jìn)制和格雷碼的轉(zhuǎn)換方法

（2--2）奇偶檢驗碼：奇偶檢驗碼是一種用來檢驗代碼在傳送過程中是否產(chǎn)生錯

誤的代碼。

第二章 邏輯代數(shù)

一、各種邏輯代數(shù)定律

二、基本邏輯運算符號

三、邏輯代數(shù)的基本定理和規(guī)則

三個基本運算規(guī)則

1．代入規(guī)則：任何含有某變量的等式，如果等式中所有出現(xiàn)此變量的位置均代之以一個邏輯函數(shù)式，則此等式依然成立。

2．反演規(guī)則：把式中的運算符“?”換成“+”, “+” 換成“?”； 常量“0”換成“1”，“1”換成“0”； 原變量換成反變量，反變量換成原變量。

3．對偶規(guī)則：若把式中的運算符“.”換成“+”，“+”換成“.”； 常量“0”換成“1”，“1”換成“0”。

三種規(guī)則均不能改變邏輯函數(shù)本身的運算順序。

四、函數(shù)表達(dá)式的常用形式（五種常用形式）

五、邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式：注意標(biāo)準(zhǔn)最小項（與或式）和標(biāo)準(zhǔn)最大項（或與式）的轉(zhuǎn)換方法：代數(shù)轉(zhuǎn)換法，真值表轉(zhuǎn)換法。

六、邏輯函數(shù)化簡：邏輯函數(shù)化簡有2種常用方法：代數(shù)化簡法、卡諾圖化簡法。

1．代數(shù)法化簡

代數(shù)化簡法就是運用邏輯代數(shù)的公理、定理和規(guī)則對邏輯函數(shù)進(jìn)行化簡的方法。

（1）“與-或”表達(dá)式的化簡

（2）“或-與”表達(dá)式的化簡

七、卡諾圖（K圖）

1．n個邏輯變量的函數(shù)，卡諾圖有2n個方格，對應(yīng)2n個最小項。

2．行列兩組變量取值按循環(huán)碼規(guī)律排列，相鄰最小項為邏輯相鄰項。

3．相鄰有鄰接和對稱兩種情況。

4．掌握4個以內(nèi)邏輯變量卡諾圖的畫法

5．卡諾圖化簡

（1）圈要盡可能大，每個圈包含2n個相鄰項。

（2）圈的個數(shù)要少，使化簡后邏輯函數(shù)的與項最少。

（3）所有含1的格都應(yīng)被圈入，以防止遺漏積項。

（4）圈可重復(fù)包圍但每個圈內(nèi)必須有新的最小項。

6．具有無關(guān)項邏輯函數(shù)的化簡方法

(1)填函數(shù)的卡諾圖時，在無關(guān)項對應(yīng)的格內(nèi)填任意符號“Φ”、“d”或“×”。

(2)化簡時可根據(jù)需要，把無關(guān)項視為“1”也可視為“0”，使函數(shù)得到最簡。

第三章 集成門電路與觸發(fā)器

一、正邏輯與負(fù)邏輯的概念

正邏輯：用高電平表示邏輯1，低電平表示邏輯0。

負(fù)邏輯：用高電平表示邏輯0，低電平表示邏輯1。

二、邏輯函數(shù)的實現(xiàn)

1．用與非門實現(xiàn)邏輯函數(shù)

用與非門實現(xiàn)邏輯函數(shù)一般步驟：

第一步：求出函數(shù)的最簡與—或表達(dá)式。

第二步：將最簡與—或表達(dá)式變換成與非—與非表達(dá)式。

第三步：畫出邏輯電路圖。

2．用或非門實現(xiàn)邏輯函數(shù)一般步驟

第一步：求出函數(shù)的最簡或—與表達(dá)式。

第二步：將最簡或—與表達(dá)式變換成或非—或非表達(dá)式。

第三步：畫出邏輯電路圖。

3．用與或非門實現(xiàn)邏輯函數(shù)

第一步：求出給定函數(shù)反函數(shù)的最簡與-或表達(dá)式。

第二步：對反函數(shù)的最簡與-或表達(dá)式取反，得到原函數(shù) 的與-或-非表達(dá)式。第三步：畫出邏輯電路圖。

第四章 組合邏輯電路

一、組合邏輯電路定義

若邏輯電路在任何時刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關(guān)，則稱為組合邏輯電路。

組合電路具有兩個特點：

a.由邏輯門電路組成，不包含任何記憶元件；

b.信號是單向傳輸?shù)?，不存在反饋回路?/p>

二、組合邏輯電路分析

邏輯電路分析，是指對一個給定的邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系。一般步驟：

1． 寫出輸出函數(shù)表達(dá)式

根據(jù)邏輯電路圖寫輸出函數(shù)表達(dá)式時，一般從輸入端開始往輸出端逐級推導(dǎo)，直至得到所有與輸入變量相關(guān)的輸出函數(shù)表達(dá)式為止。

2． 輸出函數(shù)表達(dá)式化簡

運用代數(shù)法或卡諾圖法進(jìn)行化簡

3． 列出輸出函數(shù)真值表

真值表詳盡地給出了輸入、輸出取值關(guān)系，能直觀地反映電路的邏輯功能。根據(jù)化簡表達(dá)式列出真值表。

4．功能評述

概括出對電路邏輯功能的文字描述，并對原電路的設(shè)計方案進(jìn)行評定，必要時提出改進(jìn)意見和改進(jìn)方案。

三、組合邏輯電路設(shè)計

根據(jù)問題要求完成的邏輯功能，求出在特定條件下實現(xiàn)給定功能的邏輯電路，稱為邏輯設(shè)計，又叫做邏輯綜合。

一般步驟：

1.建立給定問題的邏輯描述

2.求出邏輯函數(shù)最簡表達(dá)式

3.選擇器件并對表達(dá)式變換

4.畫出邏輯電路圖

四、組合邏輯電路中的險象

1．險象的判斷

判斷電路是否可能產(chǎn)生險象的方法有代數(shù)法和卡諾圖法。

2．險象的消除

（1）用增加冗余項的方法消除險象

（2）增加慣性延時環(huán)節(jié)

（3）選通法

五、常用中規(guī)模組合邏輯器件

1．用4位二進(jìn)制并行加法器設(shè)計一個4位二進(jìn)制并行加法/減法器。

2．譯碼器和編碼器

譯碼器的功能是對具有特定含義的輸入代碼進(jìn)行“翻譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和數(shù)字顯示譯碼器等。主要討論二進(jìn)制譯碼器。

（1）二進(jìn)制譯碼器

二進(jìn)制譯碼器：能將n個輸入變量變換成2n個輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項具有對應(yīng)關(guān)系的一種多輸出組合邏輯電路。

（2）譯碼器的應(yīng)用舉例（用譯碼器74138和適當(dāng)?shù)呐c非門實現(xiàn)全減器的功能。）

3．多路選擇器和多路分配器

多路選擇器的功能和應(yīng)用

第五章觸發(fā)器

掌握基本R-S觸發(fā)器、簡單鐘控觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器的特性。

第六章時序邏輯電路

一、時序邏輯電路與組合邏輯電路的區(qū)別

二、同步和異步時序電路的區(qū)別

三、同步時序邏輯電路的分析方法

四、異步時序邏輯電路的分析方法

第二篇：數(shù)字邏輯復(fù)習(xí)范圍

數(shù)字邏輯復(fù)習(xí)范圍 P143,4.4,4.9;章節(jié)

1.1.2

1.2

1.3

1.4

2.1.3

2.4.2

3.4.1

3.4.2

4.2

5.3

7.1.2

7.1.3

題型：

1：選擇題20分 2：填空20分

3：卡若圖化簡16分 4：狀態(tài)化簡10分

5：邏輯設(shè)計16+20=36分（組合邏輯電路設(shè)計，同步時序邏輯設(shè)計）

第三篇：數(shù)字邏輯2013考試復(fù)習(xí)重點

數(shù)字邏輯2013考試復(fù)習(xí)重點

? 分?jǐn)?shù)比例：教材第1～3章、后續(xù)章節(jié)各約占50%。

? 題型包括：

? 單選題（1’×15=15’）

? 判斷題（1’×15=15’）

? 填空題（2’×10=20’）

? 綜合題（5’+5’+16’+16’+8’=50’）

? 各章習(xí)題必須掌握。

? 第1章

? 1.1-1.2熟練掌握

? 1.3熟練掌握各種邏輯函數(shù)表示及簡化方法

? 第2章

? 2.1-2.3熟練掌握

? 2.4熟練掌握組合邏輯電路的基本設(shè)計方法，掌握利用譯碼器或數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的原理與方法。

? 第3章

? 3.1-3.2掌握

? 3.3掌握時序邏輯電路的基本分析方法。

? 3.4熟練掌握寄存器、計數(shù)器的分析與設(shè)計方法，掌握用清零法和置數(shù)法設(shè)計設(shè)計N進(jìn)制計數(shù)器。

? 3.5掌握基本的時序電路設(shè)計方法，會畫狀態(tài)圖。

? 3.6掌握各種基本概念。

? 第4、5章

? Verilog的基本概念

? 熟練掌握各種Verilog的基本操作符、常用系統(tǒng)任務(wù)與函數(shù)。? 熟練掌握各種基本語句與編程風(fēng)格。

? 掌握Libero（特別是ModelSim）的基本使用方法、流程和特點。? 第6章

? 掌握各種基本組合電路的Verilog程序?qū)崿F(xiàn)。

? 掌握加法器、乘法器、補碼生成等電路的Verilog實現(xiàn)方法。? 第7章

? 掌握各種基本時序電路的Verilog程序?qū)崿F(xiàn)，包括各類寄存器和計數(shù)器。? 熟練掌握FSM的概念和屬性。

? 熟練掌握FSM的設(shè)計方法和Verilog實現(xiàn)（1、2、3-always），會根據(jù)狀態(tài)圖編寫程序。

? 考試范圍包括但不限于上述知識點。

? 請認(rèn)真復(fù)習(xí)，爭取好成績！

第四篇：《數(shù)字邏輯》復(fù)習(xí)重點和范圍(2010)OK

《數(shù)字邏輯》復(fù)習(xí)重點和范圍

說明：

1．復(fù)習(xí)方法

請參照課件和教材，認(rèn)真、系統(tǒng)復(fù)習(xí)所學(xué)內(nèi)容，重點掌握一些基本概念、公式和定理；數(shù)制的表示和轉(zhuǎn)換方法，原碼、反碼和補碼的表示方法，補碼的加法、減法運算；邏輯函數(shù)的不同表示方法，邏輯代數(shù)的基本公式、常用公式和重要定理，邏輯函數(shù)的公式簡化法；Verilog HDL的詞法和常用語句；構(gòu)成門電路的基本元件（二極管、三極管）的穩(wěn)態(tài)開關(guān)特性，常用門電路的功能、外部特性和主要參數(shù)；常用組合邏輯電路的電路結(jié)構(gòu)和邏輯功能，組合邏輯電路的分析方法和設(shè)計方法；觸發(fā)器的電路結(jié)構(gòu)、工作原理、功能及約束條件，設(shè)計方法；時序邏輯電路的特點、描述方法、分析方法和設(shè)計方法；半導(dǎo)體存儲器的工作原理和擴展存儲容量的方法；PLD的基本結(jié)構(gòu)和設(shè)計方法。

一定要弄懂每章作業(yè)與習(xí)題答案中的每一道題，并能夠自己獨立（脫離教材與課件）、熟練完成。

2．課程目標(biāo)

通過本課程的學(xué)習(xí)，應(yīng)熟練掌握數(shù)字邏輯的基本理論（數(shù)制、編碼、邏輯代數(shù)等），熟悉數(shù)字邏輯電路基本器件（數(shù)字集成電路和可編程邏輯器件）的電路結(jié)構(gòu)、功能和使用方法，熟練掌握數(shù)字邏輯電路的分析方法和基于Verilog HDL的設(shè)計方法。

3．考試題型

填空題、單選題、簡答與計算題、分析與設(shè)計題。題量較大，請同學(xué)一定認(rèn)真對待、認(rèn)真復(fù)習(xí)！確保做題的速度和質(zhì)量。

凡在課件中注明“了解即可”或“自學(xué)”的內(nèi)容不進(jìn)行考核。預(yù)祝同學(xué)們期末考試取得好成績！

第1章數(shù)制與編碼

1．重點

?

?

?

? 數(shù)制的表示方法 十進(jìn)制轉(zhuǎn)換為N進(jìn)制的轉(zhuǎn)換方法、二進(jìn)制與八進(jìn)制或十六進(jìn)制的相互轉(zhuǎn)換 原碼、反碼和補碼的表示方法，補碼的加法運算和減法運算 十進(jìn)制數(shù)的二進(jìn)制編碼

2．范圍

1.2數(shù)制及其轉(zhuǎn)換

1.2.1數(shù)制

1.2.2數(shù)制之間的轉(zhuǎn)換

1.2.3二進(jìn)制算術(shù)運算

1.3編碼

1.3.1帶符號的二進(jìn)制數(shù)的編碼

1.3.3二-十進(jìn)制編碼

第2章邏輯代數(shù)和硬件描述語言基礎(chǔ)

1．重點

? 邏輯函數(shù)的表示方法（由真值表推導(dǎo)出邏輯函數(shù)表達(dá)式的最小項推導(dǎo)法和最大項推導(dǎo)法）

? 邏輯代數(shù)基本公式、基本定理和常用公式

? 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式

? 邏輯函數(shù)的公式簡化法（“與或”表達(dá)式的化簡）

? Verilog HDL的詞法

? Verilog HDL的常用語句（如assign語句、if_else語句、case語句，always塊語句的正確使用，任務(wù)和函數(shù)的用法）

2．范圍

2.1邏輯代數(shù)基本概念

2.1.2基本邏輯和復(fù)合邏輯

2.1.3邏輯函數(shù)的表示方法

2.2邏輯代數(shù)的運算法則

2.2.1邏輯代數(shù)的基本公式

2.2.2邏輯代數(shù)的基本定理

2.2.3邏輯代數(shù)的常用公式

2.3邏輯函數(shù)的表達(dá)式

2.3.1邏輯函數(shù)的常用表達(dá)式

2.3.2邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式

2.4邏輯函數(shù)的公式簡化法

2.4.2邏輯函數(shù)的公式簡化法

2.5Verilog HDL基礎(chǔ)

2.5.2Verilog HDL的詞法

2.5.3Verilog HDL常用語句（賦值語句、條件語句、always塊語句，任務(wù)和函數(shù)）

2.5.4不同抽象級別的Verilog HDL模型

第3章門電路

1．重點

?

?

?

?

?

?

? 常用邏輯門電路的功能 晶體二極管的穩(wěn)態(tài)開關(guān)特性 晶體三極管的穩(wěn)態(tài)開關(guān)特性 TTL與非門的外部特性（主要是電壓傳輸特性、輸出特性）、主要參數(shù) TTL其他類型門電路（OC門、TS門）MOS門邏輯表達(dá)式推導(dǎo)方法 能夠使用Verilog HDL設(shè)計門電路

2．范圍

3.2晶體二極管和三極管的開關(guān)特性

3.2.1常用半導(dǎo)體器件（主要是一些基本概念）

3.2.2晶體二極管的開關(guān)特性（主要是穩(wěn)態(tài)開關(guān)特性）

3.2.3晶體三極管的開關(guān)特性（主要是穩(wěn)態(tài)開關(guān)特性）

3.4TTL集成門

3.4.1TTL集成與非門

3.4.2TTL與非門的電氣特性

3.4.3TTL與非門的主要參數(shù)

3.4.4TTL其他類型門電路（主要是OC門、TS門）

3.5MOS集成門

補充—MOS門邏輯表達(dá)式推導(dǎo)方法

補充—各種集成門電路性能比較

3.6基于Verilog HDL的門電路設(shè)計

第5章組合邏輯電路

1．重點

? 組合邏輯電路與時序邏輯電路的特點

? 組合邏輯電路的分析方法

根據(jù)給定的某邏輯電路，能夠推導(dǎo)出其邏輯函數(shù)表達(dá)式；利用公式法進(jìn)行化簡，得到最簡表達(dá)式；并寫出真值表；通過分析真值表確定其邏輯功能。

? 組合邏輯電路的自動設(shè)計方法

方法一：最簡單的方法是根據(jù)電路的邏輯功能，直接用Verilog HDL的行為描述方式編寫源程序。適于具有優(yōu)先級邏輯的電路（例如優(yōu)先編碼器）或根據(jù)不同的條件（一般為使能信號）執(zhí)行不同的操作的電路（例如譯碼器、數(shù)值比較器等），常用if語句描述；也適于邏輯功能比較簡單、輸出信號單一的電路（如加法器、偽碼檢驗電路、某判別電路），直接用assign語句描述。

方法二：根據(jù)電路的邏輯功能，列出真值表；然后直接用HDL描述邏輯功能（如case

語句）。適于對同一組控制信號取不同的值時，輸出取不同的值，例如奇偶校驗器。

方法三：根據(jù)電路的邏輯功能，列出真值表；然后根據(jù)真值表寫出邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式，再用HDL描述邏輯功能（如用assign語句）。適于邏輯函數(shù)表達(dá)式比較容易寫出的電路。

方法四：根據(jù)電路的邏輯功能，列出真值表；然后根據(jù)真值表寫出邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式；再根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯圖。適于邏輯圖比較簡單的電路。

? 常用組合邏輯電路的電路結(jié)構(gòu)和邏輯功能（加法器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶校驗器等）

? 譯碼器的應(yīng)用，數(shù)據(jù)選擇器的應(yīng)用

? 基于Verilog HDL的組合邏輯電路設(shè)計方法（上述方法一~方法三）

2．范圍

5.1概述

5.1.1組合邏輯電路的結(jié)構(gòu)和特點

5.1.2組合邏輯電路的分析方法

5.1.3組合邏輯電路的設(shè)計方法

5.2常用組合邏輯電路及其設(shè)計方法

5.2.1算術(shù)運算電路

5.2.2編碼器

5.2.3譯碼器

5.2.4數(shù)據(jù)選擇器

5.2.5數(shù)值比較器

5.2.6奇偶校驗器

第6章觸發(fā)器

1．重點

? 觸發(fā)器的特點和分類

? 基本RS觸發(fā)器、鐘控觸發(fā)器、邊沿觸發(fā)器的邏輯功能及描述方法

? 基于Verilog HDL的觸發(fā)器設(shè)計方法

2．范圍

6.1概述

6.1.2觸發(fā)器的特點

6.2基本RS觸發(fā)器

6.2.1由與非門構(gòu)成的基本RS觸發(fā)器

6.2.2由或非門構(gòu)成的基本RS觸發(fā)器

6.3鐘控觸發(fā)器

6.3.1鐘控RS觸發(fā)器

6.3.2鐘控D型觸發(fā)器

6.3.3鐘控JK觸發(fā)器

6.3.4鐘控T觸發(fā)器

6.3.5鐘控T’觸發(fā)器

6.4集成觸發(fā)器

6.4.2邊沿JK觸發(fā)器

6.5觸發(fā)器之間的轉(zhuǎn)換

6.5.1用JK觸發(fā)器轉(zhuǎn)換

6.5.2用D觸發(fā)器轉(zhuǎn)換

第7章時序邏輯電路

1．重點

? 時序邏輯電路的描述方法

? 同步時序邏輯電路和異步時序邏輯電路的分析方法（一定要掌握）

Setp1：根據(jù)電路結(jié)構(gòu)寫出各觸發(fā)器的驅(qū)動方程和輸出方程，若為異步時序電路，需再寫出時鐘方程；

Setp2：求狀態(tài)方程（即將各個觸發(fā)器的驅(qū)動方程代入相應(yīng)的特性方程，并化簡）； Setp3：將輸入變量和觸發(fā)器初態(tài)的各種取值組合，代入狀態(tài)方程和輸出方程，計算出各級觸發(fā)器的次態(tài)值和電路的輸出值，得到狀態(tài)轉(zhuǎn)換表；

Setp4：畫狀態(tài)轉(zhuǎn)換圖或時序圖；

Setp5：描述電路功能。當(dāng)存在非工作狀態(tài)時，也需要檢查能否自啟動。? 有限狀態(tài)機FSM的HDL設(shè)計方法

? 常用時序邏輯電路的工作原理、邏輯功能及使用方法

? 基于Verilog HDL的時序邏輯電路設(shè)計方法

2．范圍

7.1概述

7.1.1時序邏輯電路的描述方法

7.1.2時序邏輯電路功能的分析方法

7.2有限狀態(tài)機

7.2.1有限狀態(tài)機概述

7.2.2Moore型有限狀態(tài)機

7.3數(shù)碼寄存器和移位寄存器

7.3.1數(shù)碼寄存器

7.3.2移位寄存器

7.3.3集成移位寄存器

7.4計數(shù)器

7.4.1同步計數(shù)器

7.4.2異步計數(shù)器

7.4.3集成計數(shù)器（集成計數(shù)器實現(xiàn)M進(jìn)制計數(shù)）

7.5基于Verilog HDL的時序邏輯電路設(shè)計

7.5.1數(shù)碼寄存器的設(shè)計

7.5.2移位寄存器的設(shè)計

7.5.3計數(shù)器的設(shè)計

7.5.4順序脈沖發(fā)生器的設(shè)計

第8章程序邏輯電路

1．重點

? 半導(dǎo)體存儲器的工作原理

? 擴展存儲容量的方法

RAM或ROM的擴展：如單片存儲器芯片輸出數(shù)據(jù)的位數(shù)不夠，需進(jìn)行位擴展；如單片存儲器芯片的字?jǐn)?shù)不夠，需進(jìn)行字?jǐn)U展；如存儲器芯片的位數(shù)和字?jǐn)?shù)都不夠用，則需同時進(jìn)行位和字的擴展。

? 基于Verilog HDL的存儲器設(shè)計方法

2．范圍

8.1概述

8.1.1程序邏輯電路的結(jié)構(gòu)及特點

8.1.2半導(dǎo)體存儲器的結(jié)構(gòu)

8.1.3半導(dǎo)體存儲器的分類

8.2隨機存儲器

8.2.1靜態(tài)隨機存儲器SRAM（“工作原理的分析”不要求）

8.2.2動態(tài)隨機存儲器DRAM（“工作原理的分析”不要求）

8.2.3RAM典型芯片

8.2.4RAM芯片擴展（重點掌握）

8.3只讀存儲器

8.3.1ROM的結(jié)構(gòu)（幾種ROM的“工作原理的分析”不要求）

8.3.2ROM的擴展（與RAM擴展相同）

8.3.3ROM的應(yīng)用（ROM實現(xiàn)任意組合邏輯函數(shù)的設(shè)計方法）

8.4基于Verilog HDL的存儲器設(shè)計

8.4.1RAM的HDL設(shè)計

8.4.2ROM的HDL設(shè)計

第9章可編輯邏輯器件

1．重點

? 陣列型PLD和單元型PLD的基本結(jié)構(gòu)和特點

主要是一些基本概念

2．范圍

9.1PLD的基本原理

9.1.1可編程邏輯器件的分類

9.1.2陣列型PLD

9.1.3現(xiàn)場可編程門陣列FPGA

9.1.4基于查找表的結(jié)構(gòu)

9.2PLD的設(shè)計技術(shù)

9.2.1PLD 的設(shè)計方法

9.2.3在系統(tǒng)可編程技術(shù)（主要是定義）

9.2.4邊界掃描技術(shù)（主要定義）

第五篇：頻率計(格式)數(shù)字邏輯

課程設(shè)計任務(wù)書

（指導(dǎo)教師填寫）

課程設(shè)計名稱 電子技術(shù)課程設(shè)計 學(xué)生姓名

專業(yè)班級

設(shè)計題目

簡易數(shù)字頻率計

一、課程設(shè)計的任務(wù)和目的

任務(wù): 設(shè)計一個簡易數(shù)字頻率計，用來測量單位時間內(nèi)數(shù)字信號的脈沖個數(shù)，并用數(shù)碼管顯示出來。

目的：

掌握簡易數(shù)字頻率計的設(shè)計、組裝、調(diào)試方法。掌握有關(guān)集成電路的工作原理。

二、設(shè)計內(nèi)容、技術(shù)條件和要求

1.設(shè)計簡易數(shù)字頻率計：

⑴.設(shè)計一個簡易數(shù)字頻率計，用于測量數(shù)字信號的頻率并顯示，用一個開關(guān)控制頻率計的起動和停止，并可對頻率計置數(shù)。

⑵.測頻范圍為0.1Hz到9999Hz。

⑶.測量所需時基時間可調(diào)，分1秒和10秒兩檔。

⑷.能連續(xù)循環(huán)測量顯示，若用1秒檔時要求6秒完成一個循環(huán)，其中1秒計數(shù)測量；4秒顯示結(jié)果；1秒清零。然后依次循環(huán)。

2.根據(jù)上述要求，畫出電路框圖、原理總圖。3.對原理圖進(jìn)行仿真。4.在實驗箱上組裝、調(diào)試。5.撰寫設(shè)計總結(jié)報告。

三、時間進(jìn)度安排

本課程設(shè)計共兩周時間。第一周：理論設(shè)計

周二

布置設(shè)計任務(wù)；提出課程設(shè)計的目的和要求；講解電子電路的一般設(shè)計方法和電子電路的安裝、調(diào)試技術(shù)；明確對撰寫總結(jié)報告和繪制原理總圖的要求；安排答疑、實驗時間。

周二至周五

學(xué)生查資料，進(jìn)行理論設(shè)計，其中安排三次答疑，指導(dǎo)學(xué)生設(shè)計。第二周：仿真和安裝調(diào)試、撰寫設(shè)計總結(jié)報告 周一

交設(shè)計草圖供老師審閱。

周二至周三

在EDA實驗室對其設(shè)計的電路進(jìn)行仿真，并可根據(jù)仿真情況修正設(shè)計以確定設(shè)計正確，能完成設(shè)計要求。周三至周四

在實驗箱上進(jìn)行安裝、調(diào)試，并通過老師驗收。最后，撰寫設(shè)計總結(jié)報告、繪制原理總圖。

四、主要參考文獻(xiàn)

1.各種版本的數(shù)字電子技術(shù)基礎(chǔ)教材； 2.各種版本的電子技術(shù)課程設(shè)計指導(dǎo)書；

3.集成電路手冊。

指導(dǎo)教師簽字：

2013 年12月 16 日